(完整word版)SerDes知识详解

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SerDes (Serializer/Deserializer) 是一种协议，用于实现数据在串行和并行之间的转换。它是一种非常重要的通信接口，被广泛应用于通信领域，例如高速数据传输、网络通信和存储系统等。本文将详细介绍 SerDes 协议，包括其原理、应用和未来发展

趋势等。

首先，让我们了解一下 SerDes 的原理。SerDes 通过将并行数

据流转换为串行数据流来实现高速数据传输。在发送端，SerDes 将并行输入数据进行串行化，然后添加控制信号和同

步信号，最后输出为串行数据流。在接收端，SerDes 将串行

输入数据进行解串行化，还原为并行数据流。由于串行信号可以更快的传输和接收，因此 SerDes 能够提供更高的数据传输

速率和带宽。

SerDes 协议有很多应用，其中最常见的是在高速数据通信中

的使用。例如，在以太网通信中，使用 SerDes 技术可以实现

多个通道的高速数据传输，从而提高网络速度和性能。此外，SerDes 还被用于存储系统中，如固态硬盘 (SSD) 和硬盘阵列(RAID) 等，以提供更快的数据访问和传输速度。

另一个重要的应用是在芯片设计中的使用。在现代芯片中，SerDes 通常用于实现芯片内部各个功能模块之间的高速通信。例如，芯片中的各个硬件模块（如处理器、内存控制器和外设控制器等）需要频繁地进行数据交换和通信。通过使用SerDes 技术，可以实现高速、可靠的芯片内部通信，提高芯

片整体性能和效率。

SerDes 协议的发展也在不断推进。随着通信和存储技术的不

serdes芯片

SerDes芯片

什么是SerDes芯片？

SerDes（Serializer/Deserializer）芯片是一种用于将串行数据流转换为并行数据流（Serializer）或将并行数据流转换为

串行数据流（Deserializer）的集成电路芯片。它通常用于高

速通信和数据传输系统中，如计算机网络、数据中心以及通讯设备等。SerDes芯片的主要功能是将传输的数据进行编码、

解码和时钟恢复，以提供可靠的数据传输。

SerDes芯片的工作原理

SerDes芯片包含两个主要部分：Serializer和Deserializer。

•Serializer: Serializer将并行数据输入转换为高速串

行数据输出。它接收来自数据源的并行数据，对其进行编

码和打包，然后将数据以串行方式发送出去。Serializer通常使用各种编码技术（如8B/10B编码或64B/66B编码）来提高数据传输的可靠性和效率。

•Deserializer: Deserializer将高速串行数据输入转换

为并行数据输出。它接收并解析串行数据流，并对其进行

解码和解包，然后将数据以并行方式输出。Deserializer还负责时钟恢复和数据时序重建，以确保数据的准确性。

SerDes芯片工作原理

SerDes芯片的应用

SerDes芯片广泛应用于各种高速数据传输场景和领域，下

面是一些常见的应用：

1.数据中心：在大规模数据中心中，SerDes芯片用于

处理服务器之间的高速数据通信，如服务器间的互连、网

络交换和存储等。

2.通讯设备：SerDes芯片在传统的通讯设备中发挥着

理解SerDes之二

2.3接收端均衡器( Rx Equalizer)

2.3.1 线形均衡器(Linear Equalizer)

接收端均衡器的目标和发送均衡器是一致的。对于低速(<5Gbps)SerDes，通常采用连续时间域，线性均衡器实现如尖峰放大器(peaking amplifier), 均衡器对高频分量的增益大于对低频分量的增益。图2.8为一个线性均衡器的频域特性。通常工厂会对均衡特性封装为数种级别，可以动态设置，以适应不同的信道特性，如High/Med/Low等。

Figure 2.8 Frequency Response of A peaking Amplifier based Rx Equalizer

2.3.2 DFE均衡器(Decision Feedback Equalizer)

对于高速(>5Gbps)SerDes，由于信号的抖动(如ISI相关的确定性抖动)可能会超过或接近一个符号间隔(UI, Unit Interval), 单单使用线性均衡器不再适用。线性均衡器对噪声和信号一起放大，并没有改善SNR或者说BER。对于高速SerDes，采用一种称作DFE (Decision Feedback Equalizer)的非线性均衡器。DFE通过跟踪过去多个UI的数据(history bits)来预测当前bit的采样门限。DFE只对信号放大，不对噪声放大，可以有效改善SNR。

图2.9演示了一个典型的5阶DFE。接收的串行数据由比较器(slicer)来判决0或者1，然后数据流由一个滤波器来预测码间干扰(ISI)，再从输入的原始信号中减掉码间干扰(ISI)，从而的到一个干净的信号。为了让DFE均衡器的电路工作在电路线形范围内，串行信号先经过VGA自动控制进入DFE的信号幅度。

SERDES

随着电子行业技术的发展，特别是在传输接口的发展上，IEEE1284被 USB 接口取代，PATA被 SATA 取代，PCI被 PCI-Express 所取代，无一都证明了传统并行接口的速度已经达到一个瓶颈了，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes 技术成为了为高速串行接口的主流。串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，理论上串行接口的最高传输速率可达到10Gbps 以上。

SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。这种点对点的通信技术可以提升信号的传输速度，并且降低通信成本。

SERDES 并串行与串并行转换器,串化器/并化器 A device that serializes output from, and deserializes input to, a business machine.

SerDes 结构大致可以分为四类：

并行时钟SerDes：将并行宽总线串行化为多个差分信号对，传送与数据并联的时钟。这些SerDes比较便宜，在需要同时使用多个SerDes 的应用中，可以通过电缆或背板有效地扩展宽总线；

serdes原理

SerDes原理解析

什么是SerDes

SerDes是一种串行器/解串器（Serializer/Deserializer）的简写，它是一种用于将并行数据转换为串行数据（或者将串行数据转换为并行数据）的集成电路（IC）技术。在数字通信领域，SerDes常用于高速数据传输和通信接口。

串行数据和并行数据

在开始解释SerDes原理之前，我们需要了解串行数据和并行数据的概念。

•串行数据是指将数据位按照顺序一个接一个地发送，每个数据位之间通过时钟信号来区分。

•并行数据是指将多个数据位同时发送，每个数据位占用一个信号线。

SerDes的原理

SerDes的主要功能是将并行数据转换为串行数据（Serializer）或将串行数据转换为并行数据（Deserializer）。它由两部分组成：串行器和解串器。

串行器（Serializer）

串行器将并行数据转换为串行数据，实现了数据的串行化。它的输入为多个并行数据位，输出为一个串行数据流。串行器的工作流程如下：

1.并行输入数据位通过数据处理电路进行编码和加工，以适应传输

和接收的要求。

2.经过编码和加工的数据经过串行器内部的串行输出电路，逐位地

传输到输出信号线上。

3.在串行器内部，每个数据位之间通过时钟信号来同步。

串行器常用于数据传输的发送端，如计算机内部总线、高速网络通信和存储器接口等领域。

解串器（Deserializer）

解串器将串行数据转换为并行数据，实现了数据的解串行化。它的输入为一个串行数据流，输出为多个并行数据位。解串器的工作流程如下：

1.串行输入数据流通过输入接收电路，逐位地接收到解串器内部。

理解SerDes?之三

理解SerDes 之三

3.抖动和信号集成( Jitter, SI )

抖动是指信号的跳边时刻偏离其理想(ideal)或者预定(expected)时刻的现象。噪声，非理想的信道，非理想的电路都是产生抖动的原因。

3.1 时钟的抖动(clock jitter)

Figure 3.1 Clock Jitter

对于时钟信号，根据应用场景的不同，对抖动的定义也不一样。比如数字逻辑计算时序余量的时候，关心的是周期抖动。而时钟设计人员更喜欢相位抖动，因为可以利用频谱评估相位抖动，并可以用频谱来评估具体的干扰对总相位抖动的贡献。

参考图3.1,介绍一下几种抖动的定义。

l 相位抖动(phase jitter)

J phase(n)= t n–n*T。理想时钟的每个周期T都是相等的，没有抖动。真实时钟的跳边沿相对于理想时钟的偏离称作相位抖动。

l 周期抖动(period jitter)

J period(n)= (t n- t n-1)– T。周期抖动是实际时钟的周期相对于理想周期的偏离(deviation)。显然J period(n) = J phase(n) - J phase(n-1)。

l Cycle-to-Cycle jitter

J cycle(n) = (t n- t n-1) - (t n-1- t n-2)。前后相邻的两个周期的偏差是Cycle-Cycle抖动。显然J cycle(n)= J period(n) – J period(n-1)。

假设相位抖动的最大值为 +/-J p,而且抖动的频率f jitter = 0.5f clock =

SERDES FPGA设计手册

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5.2.2OSERDES基元 (12)

5.2.3OSERDES基元的时钟解决方案 (13)

6SERDES应用指南 (14)

6.1ISERDES设计 (14)

6.1.1单个ISERDES单元设计(SDR) (14)

6.1.1.1ISERDES配置参数 (14)

6.1.1.2设计思想 (17)

6.1.1.3仿真结果 (17)

6.1.1.4ISERDES数据时序 (18)

6.1.1.4.1ISERDES输入数据时序 (18)

6.1.1.4.1ISERDES输出数据时序 (19)

6.1.2单个ISERDES单元设计(DDR) (20)

6.1.2.1ISERDES配置参数 (20)

6.1.2.2设计思想 (20)

6.1.2.3仿真结果 (20)

6.1.3ISERDES宽度扩展 (20)

6.1.3.1设计实例 (21)

6.1.3.2仿真结果 (24)

6.2OSERDES设计 (24)

6.2.1单个OSERDES单元设计(SDR) (24)

ADV第十五讲课程纪要串行接口（SerDes）技术简介

演讲嘉宾：李闻界

P1:

大家晚上好，首先谢谢群主的邀请和组织这次网上课程。这样的分享，我觉得这是一个非常有意义的事情。我今天和大家分享的是SerDes的一个简单介绍。

P2:

第二张PPT是关于我们今天讲的一个主要内容。第一部分，我们先介绍一下背景，讲述为什么要做SerDes，SerDes是干什么的。第二部分是讲SerDes的第一个内容timing，与时钟相关的，然后介绍SerDes的第二个内容，关于数据或者是信号、信号处理。

然后给大家分享一下，近年来比较流行的或者是主要的SerDes设计结构。最后把前面的两部分整合在一起和大家介绍。

P3:

十几年前也就是2000年的时候，基本上很多接口还都是并行的。我们这里举了一个例子在2002年有个PCI x3.0，它是一种并口。同时这一年intel发明了这个PCIe 1.0，这是一个串口。PCIX这是64bit的一个并口，每个通道是1.066Gbps。

在最初的计算机接口技术中主要是使用PCI接口。而这个intel发明的PCIE结构呢，它是一个创新的。它用了SerDes技术。它的一个通道是2.5G，然后它可以是x1，x2，x4，x8和x16。

从总体来看呢，英特尔这个x16 的PCIE 1.0还没有它那个64bit 乘以1.066g的PCIX 3.0速度高，但是它没有向前馈clock。因为x16总共有32根线，它的线会少一些。并且这个并口需要有一个同步的clock，它会从TX这边传一个同步clock到RX那边作为前馈同步时钟。这个同步clock的频率是数据的速度的一半，也就是采用DDR这种双边沿采样结构。

SERDES

SERDES与CDR

最近高速先生一直在“围殴时序”，我们看过了外同步/共同步/源同步这些需要“绕等长”的并行信号。与其说是在“围殴时序”，不如说是在“围殴等长”，时序是“why”，等长是“how”。虽然“why”不是很好理解，但是作为在闲暇时间还关注高速先生的有追求的工程师们，相信大家还是会将这一部分给啃进去。

串行信号是信号完整性知识的集大成者，虽然在设计上看起来是大道至简。它的“道”大到内

部复杂的硬件实现，损耗串扰反射的管控，预加重均衡的设计等等；也简到只是一条差分线，只需

要关注其信号质量即可。

那SERDES的时钟在哪里？我们一直说串行信号的时钟被嵌入在数据中，在刚接触这一概念的

时候，小陈就一直在想：“是嵌入在数据的哪一位？难道8b10b这些编码是说的8位数据2位时钟？怎么样用单纯的两位数据来让接收端认识到他是时钟呢？”。直到后来才发现，原来所谓的“时钟

嵌入在数据中”的意思，是时钟嵌入在数据的跳变沿里。

来，大家跟小陈玩个游戏。

现在我们面前有一组数据，我们发现每次上升/下降沿之间的间隔时间是

200ps,800ps,400ps,200ps,1000ps•••大家觉得这个数据应该是多少速率的？

5Gbps，对吧？

现在我们面前又有另外一组数据，其时间间隔为200ps,800ps,400ps,200ps,100ps•••那这个数

据的速率是多少呢？

大家肯定会说，10Gbps嘛。

没错！恭喜你已经成为了一名合格的Clock Recovery，这就是一个简单的求最大公约数的游戏。

CDR全称是Clock and Data Recovery，除了时钟恢复之外，还有数据恢复。第一步首先要将恢复出来的时钟与数据的边缘进行对齐，然后再将数据给读出来。在硬件原理上，使用PLL电路以及

serdes总线

串行通信技术SERDES正成为高速接口的主流

随着对信息流量需求的不断增长，传统并行接口技术成为进一步提高数据传输速率的瓶颈。过去主要用于光纤通信的串行通信技术——SERDES正在取代传统并行总线而成为高速接口技术的主流。本文阐述了介绍SERDES收发机的组成和设计，并展望了这种高速串行通信技术的广阔应用前景。

SERDES是英文SERializer(串行器)/DESerializer(解串器) 的简称。它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。

SERDES技术最早应用于广域网(WAN) 通信。国际上存在两种广域网标准：一种是SONET，主要通行于北美；另一种是SDH，主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。目前万兆(OC-192)广域网已在欧美开始实行，中国大陆已升级到2.5千兆(OC-48)水平。SERDES技术支持的广域网构成了国际互联网络的骨干网。

SERDES技术同样应用于局域网(LAN)通信。因为SERDES技术主要用来实现ISO模型的物理层，SERDES 通常被称之为物理层(PHY)器件。以太网是世界上最流行的局域网，其数据传输速率不断演变。IEEE在2002年通过的万兆以太网标准，把局域网传输速率提高到了广域网的水平，并特意制订了提供局域网和广域网无缝联接的串行WAN PHY。与此同时，SERDES 技术也广泛应用于不断升级的存储区域网(SAN)，例如光纤信道。

SerDes知识详解

一、SerDes的作用

1.1并行总线接口

在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。

随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的

继续增加。

?时钟到达两个芯片的传播延时不相等(clock skew)

?并行数据各个bit的传播延时不相等(data skew)

?时钟的传播延时和数据的传播延时不一致(skew between data and clock)

虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew)，但是PVT变化时，时钟延时的变化量和数据延时的变化量是不一样的。这又进一步恶化了数据窗口。

源同步接口方式中，发送侧Tx把时钟伴随数据一起发送出去, 限制了clock skew对有效数据窗口的危害。通常在发送侧芯片内部，源同步接口把时钟信号和数据信号作一样的处理，

也就是让它和数据信号经过相同的路径，保持相同的延时。这样PVT变化时，时钟和数据

会朝着同一个方向增大或者减小相同的量,对skew最有利。

我们来做一些合理的典型假设，假设一个32bit数据的并行总线，

a)发送端的数据skew = 50 ps ---很高的要求

b)pcb走线引入的skew = 50ps ---很高的要求

c)时钟的周期抖动jitter = +/-50 ps ---很高的要求

d)接收端触发器采样窗口= 250 ps ---Xilinx V7高端器件的IO触发器

可以大致估计出并行接口的最高时钟= 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。

SERDES关键技术总结

SERDES（Serializer/Deserializer）是一种用于高速串行通信的关键技术，通过将并行数据转换为串行数据进行传输，可以提供更高的数据传输速度，并帮助减少电缆数量和布线复杂性。下面是对SERDES关键技术的总结：

1. 前向纠错编码（Forward Error Correction，FEC）：FEC是一种通过在发送端增加冗余数据来纠正传输中的错误的技术。FEC可以提高传输信号的可靠性，减少误码率，以适应高速串行通信的需求。

2. 消除时钟抖动（Clock Jitter Elimination）：时钟抖动是指时钟信号的相位和频率变化，由于时钟抖动会导致数据在传输过程中出错，因此消除时钟抖动是实现高速串行通信的关键。SERDES通过使用特殊的时钟恢复技术，可以有效地抵消时钟抖动，保证数据传输的正确性。

3. 自适应等化器（Adaptive Equalizer）：等化器是一种用于补偿信号受损影响的技术，通过对信号进行预处理和滤波，可以减少传输中的失真。自适应等化器可以根据接收到的反馈信息实时调整等化器参数，以适应不同信道条件和传输距离，提高信号的传输质量。

4. 动态电源管理（Dynamic Power Management）：SERDES在高速数据传输时需要消耗大量的功率，因此动态电源管理是必不可少的技术。动态电源管理技术可以根据传输的需求，动态地调整电源供应方式和功耗，以实现更低的功耗和更好的能效。

5. 串并转换器（Serial-to-Parallel Converter）和并串转换器（Parallel-to-Serial Converter）：SERDES的核心是串并转换器和并串转换器，它们是将并行数据转换为串行数据或将串行数据转换为并行数

了解SERDES基础概念,快速进入高速系统设计

了解SERDES基础概念，快速进入高速系统设计

在目前主流厂商的高端FPGA 中都集成了SERDES（串并收发单元）硬核，如Altera的Stratix IV GX器件族内部集成的SERDES单通道支持600Mbit/s到8.5Gbit/s数据熟率，而Stratix IV系列器件族还集成支持150Mbit/s到1.6Mbit/s的高速差分信号接口，并增强了其动态相位调整（DPA,Dynamic Phase Alignment）特性；Xilinx的Virtex II Pro内嵌的SERDES单通道支持622Mbit/s到3.125Mbit/s的数据速率，而Virtex II Pro X 内嵌的SERDES单通道支持2.488Gbit/s到10.3125Gbit/s的数据速率；Lattice 的高端SC系列FPGA内嵌的SERDES单通道支持622Mbit/s到3.4Gbit/s的数据速率，而其多款可编程系统级芯片FPSC（FPSC,Field Programmable System Chip）内嵌的不同性能的SERDES单通道支持400Mbit/s到10.709Gbit/s的数据速率。

在FPGA中内嵌诸如SERDES的硬核，可以大大地扩张FPGA的数据吞吐量，节约功耗，提高性能，使FPGA在高速系统设计中扮演着日益重要的角色。

在阐述SERDES基础概念的基础上，讨论Stratix IV GX的SERDES与DPA结构，通过对典型高速系统设计举例和对高速PGB设计注意事项的介绍，引领读者进入高速系统设计的世界。

SerDes知识详解

SerDes技术是一种用于高速数据传输的技术，其主要作用是将并行数据流转换为串行数据流，以便在高速传输中减少时钟抖动和数据抖动等问题。在SerDes技术流行之前，芯片之间的互联通过系统同步或者源同步的并行接口传输数据。然而，随着接口频率的提高，这种方式存在一些限制，如时钟到达两个芯片的传播延时不相等、并行数据各个bit的传播延时不相等以及时钟的传播延时和数据的传播延时不一致等问题，这些问题都会影响数据的传输效率和可靠性。

为了解决这些问题，SerDes技术应运而生。通过将并行数据流转换为串行数据流，SerDes技术可以减少时钟抖动和数据抖动等问题，从而提高数据的传输效率和可靠性。同时，SerDes技术还可以提高数据的有效窗口，使得数据的传输速率可以更高。在实际应用中，SerDes技术已经得到了广泛的应用，如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽，DDR Memory接口也可以做到大约800MHz的时钟。

需要注意的是，SerDes技术虽然可以提高数据的传输效率和可靠性，但是它也存在一些问题。例如，SerDes技术需要消耗更多的功率，因此在功耗方面需要做出一定的权衡。此外，SerDes技术还需要更多的硬件资源，因此在设计时需要考虑到硬件资源的使用情况。总之，SerDes技术是一种非常重要的技术，它在高速数据传输方面有着广泛的应用前景。

Feedback Equalizer)进行均衡，再经过反串行器(Deserializer)进行串->并转换，最后通过8B/10B解码器

serdes s参数计算

SerDes（Serializer/Deserializer）的S参数计算涉及到多个方面，包括数

据传输速率、数据编码方式、物理传输通道等。

SerDes的核心功能是将并行数据串化为高速串行数据，并保证信号线有一

定的翻转，使CDR能够从数据流中获得时钟。同时，编码器（如8b/10b，128b/130b等）的作用是平衡传输中0和1的个数，防止共模点偏离零点，并保证数据复杂度，使接收端可以对CTLE、DFE等模块正确进行training。

在SerDes的S参数计算中，环路参数的计算是一个重要环节。PLL （Phase Locked Loop）被用来倍频产生高频时钟给SerDes使用，其内部需要的时钟是工作在数据波特率上的内部时钟，或者以DDR双边沿采样工

作的1/2数据波特率的时钟。

具体S参数的计算过程可能涉及到电路设计、信号处理等多个领域的专业知识，如需了解更多信息，建议咨询电子工程专家或查阅相关领域的学术文献。