北京交通大学数字电子技术2015 期末考题

答：C
（10）A/D 转换输出的二进制代码位数越多，量化误差_________。
（A）越小
（B）越大
（C）不变 （D）不一定
答：A
1
二、（15 分）1. 分别写出图 1（a）和图 4（b）的逻辑表达式 F1 和 F2。 2．从工程角度（输出高低电平、功耗、成本等方面）阐述两电路特点。
输入缓冲器 UDD
5
六、（20 分）在图 4 中，图（a）是 PROM 阵列，图（b）是 555 构成的电路，图（c）是 74195 逻辑电路符号，表 2 为 74195 功能表。试完成下述分析与设计。
1．在图（a）中，设计一实现 3 变量输入的逻辑函数 F=Σm(0,3,5,6,7)。Q2 为高位。 2．分析图（b）555 构成电路的功能。输入是非门的输入端（高电平），输出是 OUT。 3．在图（c）中，设计一 3 位环形计数器。可以不是自启动，但要说明自启动的条件。 4．连接（1，2，3）电路为自启动的 3 位环形计数器。
相加。 （D）加法器
（3）EEPROM 芯片掉电信息不丢失，原因是编程单元采用的是
，
（A）浮栅 MOS 器件 （B）熔丝 （C）反熔丝 （D）触发器
答：A
（4）设计一个 M=7 计数器最少需要使用
个一位触发器。
（A）1
（B）2
（C）3 （D）4
答：C
（5）一时序电路中有 T 触发器，其驱动端的驱动方程可能是
2015-2016-1 数 字 电 子 技 术 考 试 试 题 A 卷 答 案
一、（20 分）概念
（1）PROM 是与阵列固定、或阵列编程的器件，输出在或阵列，其组成电路输出逻辑
函数是
。
（A）唯一的 （B）不是唯一的 （C）与原状态有关
答：A
（2）两个四位二进制数相加，最低位相加时相当于 （A）一位半加器 （B）一位全加器 （C）计数器 答：A
（3）74161 的输出数据控制 16×8 RAM 的地址输入端，而 ADC0809 的数字量送到 16 ×8 RAM 的数据输入端。
（4）每次 ADC0809 转换后的数据在 EOC 时钟脉冲的作用下，存入 16×8 RAM。不断 记录，但最多存放 16 个 8 位二进制数据。因此图 5 是一个简易数字采集存储电路。
输入缓冲器 UDD
A
输出缓冲器
UDD
UDD
A
B F1
UDD
T4
T3 F2
T1
T2
B
图 1（b）
图 1（a）
解：1. F1=F2=A+B 都是或非门 2. （1）图 1（a ）中的与非门逻辑原理电路中，输入端的扇入系数直接影响输出
电压值（高、低电平），扇入系数为 n，就是 n 个串联的驱动管，输出低电平的电压值就是 n 个 NMOS 管导通时 UDS 压降之和。若 n 个输入全是低电平时，就是 n 个负载管并联，使负 载电阻变小，输出高电平电压值变高。图 1（a ）为了保持和前后级电路的电平电压的一致 性，在每个输入和输出端增加一个 CMOS 反相缓冲器。因此图 1（a ）不至于使输出高低电 平发生变化。
输出端可以直接连接在一起实现“线与”逻辑功能。
（A）基本 TTL 门电路
（B）集电极开路门
（C）基本 CMOS 门电路 （D）JK 触发器
答：B
（8）每组 8421BCD 码共有
状态。
（A）8 （B）16 （C）12 （D）10
答：D
（9）常见施密特触发器有
个门限电平。
（A）0 （B）1 （C）2 （D）3
3
四、（15 分）图 3 中 74161 是 8421 码计数器，其功能表见表 1。74283 是 4 位二进制加法器。 74161 的时钟 CP 是 1Hz。图 3（a）的 B3B2B1B0 分别接到 图 3（b）的 B3B2B1B0。问：
1．图 3（b）的 S3S2S1S0 结果是什么。 2．如果图 3（b）的二进制输出 S3S2S1S0 在图 3（b）的 7 段发光管上显示 2 位十进制， 则如何设计图 3（b）中的组合电路 A。 3．综合图 3（a）和图 6（b），观察到图 3（b）中 7 段发光管上的现象。
1
R 74161
1
LD
1 CTT 1 CTP
CO CO
CP CP
1 D0 1 D1 0 D2 0 D3
Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3
=1 =1 =1 =1
B0 B1 B2 B3
1 （a）
0
14
1 1
1
B0
B1
B2
B3
1
A0 A1 A2 A3 B0
74283
S0 S1
S0 S1 S2
S2 S3
模拟 ui
0 CP START ALE
IN7
IN6 ADC0809
IN5
UDD
IN4
UREF（+）
IN3
OE
IN2 IN1 IN0
D7 D6 D5
ADDA
D4
ADDB
D3
ADDC UREF（-）
D2 D1
D0
EOC
+5V
74161 1R 1 LD 1 CTT CO 1 CTP
CP D0 D1 D2 D3
Q
Q
3．若门 G1 和 G2 传输时间改为 3 个 tpd，和 2 相比
哪个抗干扰能力强？
≥1
≥1
G3 &
& G4
G1 h &
g G2 &
K
CP
J
图2
解：1. （1）当时钟 CP 为 0 时，与或非 G3 及 G4 其中一个与门被封锁，h 和 g 端为 1， 锁存器的输出状态维持不变。
（2）当时钟 CP 为 1 时，锁存器的状态可以由下面的表达式表示。
3．3 位环形计数器电路如图 4 答 2 所示。此电路不能自启动， 自启动的条件是在低电平有效的 预置端加一低脉冲有效信号。
4．自启动的 3 位环形计数器
LD
CP
CP
JJ J
KK
1 D0 0 D1 0 D2 0 D3
Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 Q3 Q3
图4答1
如图 4 答 3 所示。
。
（A）Qn⊕Qn+1 （B）Qn+Qn+1 （C）1 （D）全有可能
答：A
（6）集成 555 电 路 在 控 制 电 压 端 CO 处 加 控 制 电 压 UCO， 则 集成 555 内 部 比 较
器 C2 的基准电压是
。
（ A） 2UCO/3
（B）UCO/3
（C）UCO
（D）UCO/2
答：D
（7）多个
CO C′ A0
B3
0 A1
CI
0 A2
0 A3
显示译
码器
（十位）
解：1. 图 3（a）中的 74161 是 6 进制计数器，分别是 0011、0100、0101、0110、0111 和 1000。74161 的输出经异或门后输出上述状态的反码。其接到图 3（b）的 74283 的输入 端 B3B2B1B0 时，再加 1，得到补码。用 A3A2A1A0 加补码 B3B2B1B0 时，实际上就是 14 减去上 述 6 种状态，S3S2S1S0 得到 1011、1010、1001、1000、0111 和 0110。
图4答2
（1）图 4（a）中输出 F 连接到单脉冲发生器非门输入端。
（2）图 4（b）中输出 OUT 连接到环形计数器的预置端。
（3）图 4（c）中输出 Q2Q1Q0 对应连接到图 4（a）中的 Q2Q1Q0。
图略
或阵列 F
6
（2）图 1（a）功耗、成本比图 1（b）大。
2
三、（15 分）1. 叙述图 2 边沿触发器的 CP 在高电平和低电平时，输出状态 Q 的变化。
2. 说明当与或非门 G3 和 G4 的传输时间为 tpd 时，在 CP 下降沿时的输入数据传输到输
出 Q 需要多长时间？门 G1 和 G2 传输时间为 4 个 tpd。
若 START、ALE 和 EOC 相连，可分析上一次转换结束后，EOC 发出高电平脉冲信号， 使寄存器复位，地址选定了通道。EOC(START)在下降沿时，又开始新一轮的 A/D 转换，则 上一次转换结束就是下一次转换的开始。
（2）ADC0809 每转换一次，EOC 发出一个高电平时钟脉冲信号，发给 4 位 8421 码二 进制计数器 74161 的时钟输入端，因此 ADC0809 的时钟 CP 和 74161 的时钟 CP 不是同频 率，74161 的时钟 CP 是 ADC0809 一次模拟数据转换完成才发一个脉冲，频率慢于 ADC0809 的时钟。74161 的输出按 0000 到 1111 计数，往复循环。
解：1. 在图 4（a）中的 PROM 是与阵列固定，
与阵列
或阵列可编程，且输入式 3 变量，输出一个函数。
Q2 Q2 Q1 Q1 Q0 Q0
因此，设计 3 变量输入的逻辑函数 F=Σm(0,3,5,6,7)
PLD 阵列图如图 4 答 1 所示。 输出 F 为高电平。
74195 1R
2．图（b）555 构成电路是典型 的单脉冲发生器，输入从非门输入 端进高电平，输出从 OUT 出低电平。
4
五、（15 分）图 5 所示电路由 8 位 ADC0809、4 位二进制计数器 74161 和 16×8 的 RAM 构 成，试分析图 5 电路，并回答下述问题。
1．模拟电压 ui 从 IN7 进入，填写地址信号 ADDA、ADDB、ADDC 输入端数据。 2．ADC0809 的时钟 CP 和 74161 的时钟 CP 是同频率吗？有何不同请说明。 3．说明图 5 逻辑功能。
S3
B1
B2
B3
CO C
CI
S0
S1
组合电路
S2
A
S3
0
F
0 0
（b）
图3
S0 S1 S2 S3
&
C
S0 S1 S2 S3 &
≥1
F
图 3 答 加 6 校正电路
显示译
A0 74283
码器
A1 A2 A3 B0 B1 B2
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S0 S1
S′0 S′1
（个位） A0 A1
S2 S′2 A2
S3 S′3 A3
2．若图 3（b）的二进制输出 S3S2S1S0 在图 3（b）的 7 段发光管上显示 2 位十进制，设 计图 3（b）中的组合电路 A 为加 6 校正电路，如图 3 答所示。
3．若 74161 的时钟 CP 是 1Hz，观察到的图 3（b）中 7 段发光管每 1 秒换 1 个两位十 进制数字，分别是 11、10、09、08、07 和 06。
Q Q CP Q h Q
Q Q CP Q g Q
上式说明 CP=1 时触发器的输出状态和 h、g 无关，维持原状态。 2. 当时钟 CP 由 1 变为 0 时（时钟下降沿），RS 锁存器的输出状态由 g、h 电平的高低 决定，g 端相当于 R D 端，h 端相当于 S D 端。当时钟 CP 由 1 变为 0 的瞬间，虽然时钟 CP 控制的 G3 及 G4 的与门输出为 0，但由于 G1、G2 的延迟时间较长为 4 个 tpd，g 和 h 的信号 将保持 G1、G2 的延迟时间，此时锁存器的状态在一个 tpd 后按照 g 及 h 的信号翻转。G1、 G2 延迟时间以后，G1、G2 输出高电平，并维持这个状态不变，直到时钟的下一个下降沿。 3. 门 G1 和 G2 传输时间为 3 个 tpd 的抗干扰能力强，稳定性好。
A0
A1 A2 A3
16×8 RAM
D7 D6 D5 D4 D3 D2 D1 D0
图5
解：（1）图 5 中的 8 位 ADC0809 两个参考电压输入端 UREF(+)与 UREF(-)可分别连接到 UDD 和 GND。OE 接高电平输出使能。ADDCADDBADDA=111，则选择 IN7 通道的模拟输入 信号进行转换。