一种基于FPGA的数字下变频器设计

2009年1月
Jan.2009一种基于FPGA的数字下变频器设计*
刘凯1，王海1，周渭1，钱时祥2，江炜宁2
(1.西安电子科技大学，陕西西安710071；
2.电子测试技术国家重点试验室，山东青岛266555)
摘要：数字下变频是软件无线电的核心技术之一。

文中给出了一种基于FPGA的数字下变
频器的设计方案以及仿真实验结果，该方案可避免使用专用的数字下变频器，同时可使硬件
电路更加简化，系统更加灵活。

关键词：数字下变频；软件无线电；FPGA
图1数字下变频原理框图
=H
1(z)H
2
(z)
其中，H
1(z)=1
1-z-1
，H
2
(z)=1-z-DM，M为
微分延时(可取1或2，一般取1)。

从上式可以看
出，H
1
(z)在实现上其实是一个累加器，被称为
积分器，而H
2
(z)从幅频特性则可以看成为一个梳状滤波器。

由于CIC滤波器的阻带衰减和过渡带特性不是很好，故在实现中常采用级联的方法来加大过
渡带和阻带的衰减。

但是，CIC滤波器的级数不
能选得太高,一般以五阶为限。

由于CIC滤波器的
实现非常简单，它只有加减运算，而没有乘法运
图2基于cordic的NCO原理图
2009年1月
Jan.2009
图5半带滤波器部分原理图
整形滤波，需要的时候还可以作为匹配滤波器使用。

本文采用窗函数设计FIR滤波器，FIR滤波器部分的Verilog代码如下：
always@(posedge clock)
if(reset==1)
begin for(k=1;k<=order;k=k+1)
Samples[k]<=0;
end
else begin
Samples[1]<=Data_in;
for(k=2;k<=order;k=k+1)
Samples[k]<=Samples[k-1];
End
3系统仿真
在进行系统整体仿真时，若输入信号是简单的正弦信号，采样速率为80MHz，输入频率控制字为0x01000（π/16），那么，NCO将输出2.5MHz 的正余弦信号。

混频过后，采样速率保持为80 MHz，再经过8倍CIC和2倍HB(共计16倍)抽取后，其采样速率变为5MHz，而原始信号仍保持不变，再经过FIR整形滤波，最后输出低采样速率的信号供后级DSP进行处理。

其仿真波形如图7所示。

由图7可以看出，虽然经过FIR后，输出信号变成了低采样速率的信号，但其输出信号仍保持了原信号的频率，就是说，它能较好地“恢复”原始信号。

4结束语
由于本系统的设计初衷是测量原始信号的频率。

而在经过DDC整个系统变频后，该设计不但把原始采样信号变成了低速率采样信号，便于后期DSP进行处理，而且完全恢复了原始信号从而完成了预期的设计功能。

本文所设计的简单DDC 系统，可以完成基本的下变频功能，适用于各种需要进行下变频的场合，并可免去使用专业DDC 芯片的麻烦，有效实现所期望的功能。

参考文献
[1]Uwe Meyer-Baese.数字信号处理的FPGA实现[M].刘
凌，译.北京：清华大学出版社，2006.
[2]Michael D.Ciletti.Verilog HDL高级数字设计[M].张雅
绮，李锵，译.北京：电子工业出版社，2005.
[3]丁玉美,高西全.数字信号处理[M].西安:西安电子科技
大学出版社,2004.
[4]陈勇，基于FPGA实现高速专用数字下变频器[D].成
都：电子科技大学硕士论文，2005.
[5]申东，罗进文．数字下变频器中多级抽取滤波器的设
计与实现[J]．兰州交通大学学报，2004.
[6]赵国栋，郭德淳.基于FPGA的数字中频接收系统[M].
北京：北京理工大学出版社，2006.
[7]叶淦华.FPGA嵌入式应用系统开发实例[M].北京：中
国电力出版社，2005.
[8]代华山.基于FPGA的雷达数字化中频接收技术研究
及实现[D].成都：电子科技大学硕士论文，2005. [9]孙健，汪彦彦.基于CORDIC算法的高速高精度NCO
的FPGA设计[R].
西安：西安电子工程研究所，2007.图7系统整体仿真波形。