CMOS全加器的版图分析
制造工艺-CMOS集成电路原理图及版图
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B
精品PPTCMOS版图
基本IC单元版图设计 – CMOS layout
器件尺寸设计：SPICE - SPICE: Simulation Program for ICs Emphasis 利用SPICE去确定器件尺寸。
SPECS电路规范
mathematical model
SPICE
device size
schematic
on
off
D
input signal of A
基本IC单元版图设计 – CMOS layout
器件尺寸设计：大尺寸器件的设计
- 寄生栅电阻可减慢寄生电容的充放电速度,即存在一个 RC时间常数。
- 晶体管的长度，即沟道长度，决定了晶体管开关的速 度，因此，栅的长度是不允许改变的，同时，也必须 维持相同的有效栅宽。
连接后： 缺点：浪费了大量的空间。
好的连接办法：源和漏互换
对第二个和第四个晶体管进行左右翻转，两个B点彼此相对， 两个A点彼此相对。将相对的源漏区合并，这些合并的区域既 可以是一个晶体管的源，同时也可以是另一个晶体管的漏。
练习题：
如果是被同一根线进行连接，则可以类似源漏共用那 样进行共用，如果一个是A，另一个是B则不能。如 下电路图，那些可以共用，试着画出版图。
经验法则：如果需要分配电压是(如开关某些 器件)，可以利用多晶硅，如果需要分配电流， 则采用金属。
可采用多晶硅作为内连线，但通常仅限于连接 栅，因为栅上电流小。
图形关系
总结
在本章学到以下内容： 1.模型、计算机模拟的原理图与参数规范； 2.确定器件尺寸； 3.通过分裂器件减小寄生电阻； 4.更好的适用的技术； 5.作为设计工具的棒状图； 6.借助钳位与连接释放电压； 7.避免固有的衬底二极管正偏； 8.原理图、棒状图和器件之间的关系； 9.源漏共用；
CMOS数字集成电路设计_八位加法器实验报告
CMOS数字集成电路设计课程设计报告学院：******专业：******班级：******姓名：Wang Ke qin指导老师：******学号：******日期：2012-5-30目录一、设计要求..............................................错误!未定义书签。
二、设计思路..............................................错误!未定义书签。
三、电路设计与验证........................................错误!未定义书签。
(一) 1位全加器的电路设计与验证........................错误!未定义书签。
1) 原理图设计......................................错误!未定义书签。
2) 生成符号图......................................错误!未定义书签。
3) 建立测试激励源..................................错误!未定义书签。
4) 测试电路........................................错误!未定义书签。
5) 波形仿真........................................错误!未定义书签。
(二) 4位全加器的电路设计与验证........................错误!未定义书签。
1) 原理图设计......................................错误!未定义书签。
2) 生成符号图......................................错误!未定义书签。
3) 建立测试激励源..................................错误!未定义书签。
CMOS版图设计技巧之一解读
集成电路版图设计
西南科技大学
实现源漏共用设计：晶体管有两 个端点A和V+，将它们在左边第一个栅的两边分 别标注。
NMOS版图
集成电路版图设计 西南科技大学
为了找到源漏共用的晶体管，建议把扩散区拆成 几段
集成电路版图设计
西南科技大学
改进：设法减小版图的面积。利用源漏共用，除去一些断 开点，试着连接V+端。 将第二个晶体管左右翻转。能达到的最好的结果：
集成电路版图设计
西南科技大学
二、棒状图（棍棒图）
如何才能容易的从电路图得到最有效的源漏共用版图
呢？——— 棒状图
棒状图的作用：
1、告诉器件的布局和连线关系，之后的工作是用实
际的器件和连线替代棒状图。
2、层之间的连接由“×”决定。表示对氧化层进行刻
蚀
集成电路版图设计 西南科技大学
倒相器
以倒相器为例 在设计中，P型器件通常放在一个共用的N阱 中，N型器件也被放置在一个共用的P阱中。
西南科技大学
集成电路版图设计
主讲 李斌
E_mail:bin_lichina@
信息类专业课程
集成电路版图设计 西南科技大学
内容
一、紧凑型版图 二、棒状图 三、CMOS主从触发器棍棒图的画法
集成电路版图设计
西南科技大学
一、紧凑型版图
经验法则：通过小的、易于理解的功能模块构造大 的设计。 设计目标是使版图紧凑，在设计器件时应尽可能利 用矩形。
集成电路版图设计
西南科技大学
MOS晶体管
1、用一条水平的棒状图形来表示P型扩散区并使其位于图的顶部， 以另一条水平的棒状图形表示N型扩散区并使其位于图的底部。 2、在棒状图中，多晶硅、扩散区以及连线都可以用一条简单的线 来表示 3、多晶硅与扩散区交叉的时候表示一个晶体管。通常棒状图中， 将p型器件放置在顶部，n型器件放置在底部。以“x”表示器 件接触点连接的位置。一两条平行的竖线表示扩散区断开点 的位置。
集成电路版图基础-CMOS版图篇01
对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题： 寄生电容； 栅极串联电阻
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导 致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G
电路图
版图
栅极竖直方向排列
电路图
版图
三个或三个以上MOS管并联。 类似大尺寸MOS管的拆分连接
源和漏的并联都用金属连接（叉指型）
（3）MOS管的复联 复联是同时存在MOS管串联和并联的情 况。
二、集成电路版图设计方法
棒状图设计 ： 为了方便地从电路中得到最有效的源漏共 用版图，可以使用“棒状图设计”，在绘 制版图之前先制作结构草图。 可以很好的解决器件布局问题
Hale Waihona Puke 8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。 利用源漏共用，得到两个MOS管串联连接的版图。 电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。 例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连 接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置
“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,
通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
COMS运算放大器版图设计
电子科技大学实验报告课程名称集成电路原理实验四：CMOS运算放大器版图设计指导教师：于奇学生姓名：学号：201203实验地点：211楼606室实验时间：2015-6-19一、实验室名称：微电子技术实验室二、实验项目名称：CMOS运算放大器版图设计三、实验原理：1、版图设计方法的分类⑴全自动设计方法。
在版图自动设计系统数据库中，基于特定的EDA设计平台预先设计好各种电路单元结构的电路图、电路性能参数版图，并生成一系列数据文件。
⑵半自动设计方法。
在计算机上利用符号进行版图输入，符号代表不同层的版图信息，然后通过自动转换程序将符号转换成版图。
⑶手工设计方法。
人工设计版图室指利用版图的设计工具，通过编辑基本图形(如连线、矩形、多边形等)得到晶体管和其他基本元件的版图。
2、版图设计的一般步骤版图设计要同时满足电路性能要求以及相应的工艺条件要求，因此版图设计是一项复杂而精细的工作。
通常情况下版图设计分为布局、布线和验证三个阶段。
版图布局是指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。
其任务是要为每个模块和整个芯片选择一个好的布局方案，在划分好模块后，一般根据其包含的器件数估计模块的面积、每个组元以及整个设计的尺寸，完成该设计的整体层次划分和区域划分，并且还要指定进行内部布线和信号连接的区域，确定每个互联区域的布线层。
由于版图布局问题比较复杂，通常把布局分成两步来完成:初始布局和改进布局。
一般情况下，在初始布局时用构造的方法给出布局问题的初始解，然后通过迭代以改进和优化布局结果。
版图布线阶段的首要任务是完成模块间的互联，其次是在完成布线的前提下进一步优化布线结果，如提高电性能、减小通孔数、缩小芯片面积等。
版图布线也是一个比较复杂的过程，通常分成两步来完成:总体布线和详细布绞。
版图验证是对布线后的版图进行DRC，电器特征检查等步骤以保证集成电路版图与电路所包含的信息完全一致，且复合工艺要求。
目前，版图验证项目主要包括DRC、电学规则检查（electrical rule check,ERC）、LVS、LPE、寄生电阻提取（parasitic resistance extraction,PRE）,其中,DRC和LVS必须通过，其余视实际情况而定。
详细的集成电路版图基础介绍-CMOS版图
(4)最小延伸 例如，多晶栅极
须延伸到有源区 外一定长度。
在符合设计规则的前 提下， 争取最小的版图面积
5、阱与衬底连接
通常将PMOS管的衬底接高电位（正压）； NMOS管的衬底接低电位（负压），以保 证电路正常工作
衬底材料导电性较差，为了保证接触的效 果，需要在接触区域制作一个同有源区类 似的掺杂区域降低接触电阻，形成接触区。
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的C W LC0
MOS管栅极串联电阻值
R W / L R
S G
D
设计方法 （1）分段──
大尺寸MOS管分段成若干小尺寸MOS管。
(a) MOS管的W/L=200/1
CMOS集成电路版图基础
定义版图
什么是版图？ 集成电路制造工艺中，通过光刻和刻蚀将
掩膜版上的图形转移到硅片上。这种制造 集成电路时使用的掩膜版上的几何图形定 义为集成电路的版图。 版图要求与对应电路严格匹配，具有完全 相同的器件、端口、连线
一、单个MOS管的版图实现
栅极负责施加控制电压 源极、漏极负 责电流的流进 流出
MOS器件版图图层 ——NMOS
N型注入掩模——NSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
结构图 立体结构和俯视图
多晶硅栅（POLY）
金属一（METAL1）
引线孔（CC）
N型注入掩模 （NSELECT）
a）由源、栅和漏组成的器件；
b）衬底连接。
源区、沟道区和漏区合称为MOS管的 有源区(Active），有源区之外的区域 定义为场区（Fox)。有源区和场区之 和就是整个芯片表面即基片衬底 （SUB）。
第五章CMOS集成电路版图设计.
VDD MP Vo MN
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
2018/10/18 韩 良 6
o增大 Vi
0
V*
VDD
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）
(3) 根据上述结果最终确定等效的 PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
2018/10/18 韩 良 7
VDD MP Vi
VDD
Vo MN
A B F
5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路 (1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
2018/10/18 韩 良 20
GND
5.2.3 优化设计 3. 宽沟器件的优化设计 (1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
2018/10/18 韩 良 21
MOS管的源漏区具 有可互换性。
2018/10/18 韩 良 11
§5-2 版图的布局布线
2018/10/18
韩 良
12
思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
CMOS版图
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
可以进行全自动版图设计的EDA工具主要有 Cadence公司的SE、Synopsys的Apollo 等。
第4章 CMOS版图
2．半自动设计
版图的半自动设计是指在计算机上利用 符号进行版图输入，符号代表不同层版的 版图信息，然后通过自动转换程序将符号 转换成版图。
第4章 CMOS版图
3．人工设计
版图的人工设计主要应用在模拟集成电路的 版图设计、版图单元库文件的建立和全定制数字 集成电路设计中。模拟集成电路因其复杂而无规 则的电路形式(相对于数字电路而言)，故在技术 上只适宜于采用全定制的人工设计方法；
第4章 CMOS版图
➢版图设计的流程是由设计方法决定的。版图设计 方法可以从不同的角度进行分类，如果按照自动化 程度，大致可分为三类：全自动设计、半自动设计 和手工设计。
版图设计的一般流程： 1、把整个电路划分成若干个模块； 2、对版图进行规划，确定各个模块在芯片中的具体 位置；完成各个模块的版图及模块之间的互连； 3、对版图进行验证。
➢在这种设计方法下，计算机只作为绘图与规则验证 工具而起辅助作用，对所设计的版图的每一部分， 设计者都要进行反复的比较、权衡、调整和修改， 要求得到最佳尺寸的元器件、最合理的版图布局和 路径最短的互连线等。
➢人工设计在获得最佳芯片性能的同时，也因为芯片 面积最小而大大降低了每个芯片的生产成本，但其 设计周期要比自动和半自动设计方法长。
CMOS全加器课程设计
CMOS全加器课程设计报告姓名：学号：班级：一、电路逻辑功能分析A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。
全加器的逻辑关系为：S=A⊕B⊕CiCo=ACi+BCi+AB=(A ⊕B)Ci+AB二、电路结构的设计该电路传输门1与反相器构成异或门，传输门2与反相器构成同或门，其输出分别为A ⊕B 、B ⊕A 。
同或门与异或门的关系为：只要将异或门的输出端反相，如A 变成A ，那么异或门就变成了同或门，反之亦然。
该电路实现全加器的原理为：因为S= A ⊕B ⊕Ci=( A ⊕B)Ci +（B ⊕A ）Ci当B ⊕A =0，A ⊕B=1时，S=Ci当B ⊕A =1，A ⊕B=0时，S= Ci因此，求和只需用一个2选1数据选择器，用A ⊕B 和B ⊕A 作为控制信号，用Ci 与Ci 作为输入信号即可。
图中传输门3和4组成2选1数据选择器。
进位信号：Co=( A ⊕B) Ci+AB当A ⊕B=0，则A=B=1 Co=1=A=B ， A=B=0 Co=0=A=B ，即Co 选择A 或B 。
当A ⊕B=1，则A ≠B ，Co=Ci ，即Co 选择Ci 。
因此，同样用一个2选1电路，用Co 在A 和Ci 选择。
图中传输门5和6构成2选1电路，完成进位信号输出功能。
输出端反相器一方面可以增加驱动能力，另一方面可以完成反相还原极性，-/-。
三、全加器线路图:四、全加器网表:fulladder .sp 文件:* SPICE netlist written by S-Edit Win32 2.06* Written on Jun 12, 2011 at 23:16:01* Waveform probing commands.probe.options probefilename="Module0.dat"+ probesdbfile="H:\fulladder\fulladder.sdb"+ probetopmodule="Module0".include "H:\fulladder\ml2_125.md"VPower Vdd Gnd 5va A Gnd PULSE (0 5 50n 5n 5n 50n 100n)vb B Gnd BIT ({0011} lt= 50n ht= 50n on=5 off=0 rt=5n ft=5n) vci Ci Gnd PWL (0ns 0V 200ns 0V 205ns 5V 400ns 5V).tran 1n 400n.print tran v(A) v(B) v(Ci) v(S) v(Co)* Main circuit: Module0M1 N13 A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M2 N14 N12 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M3 N10 N13 B Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M4 N12 A B Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24uM5 N6 Ci Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M6 N2 N1 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M7 Co N5 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M8 N12 B A Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24uM9 N10 B N13 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M10 N6 N10 N1 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M11 Ci N12 N1 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M12 N13 N12 N5 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M13 N6 N10 N5 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M14 S N2 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M15 N13 A Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M16 N14 N12 Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M17 N10 A B Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24uM18 N12 N13 B Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M19 N6 Ci Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M20 N2 N1 Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M21 Co N5 Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M22 N12 B N13 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24uM23 N10 B A Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24uM24 N6 N14 N1 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M25 Ci N10 N1 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M26 N13 N12 N5 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M27 N6 N12 N5 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u M28 S N2 Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0fulladder.spc文件:* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: H:\fulladder\fulladder, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 06/12/2011 - 22:58.include "H:\fulladder\ml2_125.md"VPower VDD GND 5va A GND PULSE (0 5 50n 5n 5n 50n 100n)vb B GND BIT ({0011} lt= 50n ht= 50n on=5 off=0 rt=5n ft=5n)vci Ci GND PWL (0ns 0V 200ns 0V 205ns 5V 400ns 5V).tran 1n 400n.print tran v(A) v(B) v(Ci) v(S) v(Co)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (33,36)* 2 = VDD (186,-80)* 5 = Co (186,-4.5)* 6 = S (163,3.5)* 8 = VDD (29,-80.5)* 9 = VDD (107.5,-27)* 10 = VDD (80,-77.5)* 11 = Ci (52.5,5.5)* 12 = B (100.5,-63.5)* 15 = A (30.5,6.5)* 18 = GND (27,-22)M1 Co 3 VDD VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=247.5p PS=145u * M1 DRAIN GATE SOURCE BULK (183 18 185 27)M2 S 4 VDD VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=247.5p PS=145u* M2 DRAIN GATE SOURCE BULK (160 18 162 27)M3 4 16 VDD VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=247.5p PS=145u * M3 DRAIN GATE SOURCE BULK (137 18 139 27)M4 13 A VDD VDD PMOS L=2u W=9u AD=148.5p PD=87u AS=247.5p PS=145u * M4 DRAIN GATE SOURCE BULK (40 18 42 27)M5 16 19 Ci VDD PMOS L=2u W=9u AD=99p PD=58u AS=49.5p PS=29u* M5 DRAIN GATE SOURCE BULK (114 18 116 27)M6 14 Ci VDD VDD PMOS L=2u W=9u AD=148.5p PD=87u AS=247.5p PS=145u * M6 DRAIN GATE SOURCE BULK (62.5 18 64.5 27)M7 16 17 14 VDD PMOS L=2u W=9u AD=99p PD=58u AS=148.5p PS=87u* M7 DRAIN GATE SOURCE BULK (91.5 18 93.5 27)M8 3 20 13 VDD PMOS L=2u W=9u AD=99p PD=58u AS=148.5p PS=87u* M8 DRAIN GATE SOURCE BULK (143.5 -45 145.5 -36)M9 3 20 14 VDD PMOS L=2u W=9u AD=99p PD=58u AS=148.5p PS=87u* M9 DRAIN GATE SOURCE BULK (166 -45 168 -36)M10 17 20 VDD VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=49.5p PS=29u * M10 DRAIN GATE SOURCE BULK (189.5 -75 191.5 -66)M11 3 20 13 GND NMOS L=2u W=5u AD=55p PD=42u AS=82.5p PS=63u* M11 DRAIN GATE SOURCE BULK (143.5 -83.5 145.5 -78.5)M12 17 20 GND GND NMOS L=2u W=5u AD=27.5p PD=21u AS=165p PS=126u * M12 DRAIN GATE SOURCE BULK (189.5 -36 191.5 -31)M13 3 19 14 GND NMOS L=2u W=5u AD=55p PD=42u AS=82.5p PS=63u* M13 DRAIN GATE SOURCE BULK (166 -83.5 168 -78.5)M14 Co 3 GND GND NMOS L=2u W=5u AD=27.5p PD=21u AS=165p PS=126u* M14 DRAIN GATE SOURCE BULK (183 -18 185 -13)M15 S 4 GND GND NMOS L=2u W=5u AD=27.5p PD=21u AS=165p PS=126u* M15 DRAIN GATE SOURCE BULK (160 -18 162 -13)M16 4 16 GND GND NMOS L=2u W=5u AD=27.5p PD=21u AS=165p PS=126u* M16 DRAIN GATE SOURCE BULK (137 -18 139 -13)M17 B 13 20 VDD PMOS L=2u W=9u AD=99p PD=58u AS=99p PS=58u* M17 DRAIN GATE SOURCE BULK (114.5 -45 116.5 -36)M18 B A 19 VDD PMOS L=2u W=9u AD=99p PD=58u AS=99p PS=58u* M18 DRAIN GATE SOURCE BULK (88.5 -73.5 90.5 -64.5)M19 20 B 13 VDD PMOS L=2u W=9u AD=99p PD=58u AS=148.5p PS=87u* M19 DRAIN GATE SOURCE BULK (63.5 -40 65.5 -31)M20 19 B A VDD PMOS L=2u W=9u AD=99p PD=58u AS=49.5p PS=29u* M20 DRAIN GATE SOURCE BULK (40 -76.5 42 -67.5)M21 B 13 19 GND NMOS L=2u W=5u AD=55p PD=42u AS=55p PS=42u* M21 DRAIN GATE SOURCE BULK (88.5 -30 90.5 -25)M22 B A 20 GND NMOS L=2u W=5u AD=55p PD=42u AS=55p PS=42u* M22 DRAIN GATE SOURCE BULK (114.5 -83.5 116.5 -78.5)M23 13 A GND GND NMOS L=2u W=5u AD=82.5p PD=63u AS=165p PS=126u * M23 DRAIN GATE SOURCE BULK (40 -18 42 -13)M24 16 20 Ci GND NMOS L=2u W=5u AD=55p PD=42u AS=27.5p PS=21u* M24 DRAIN GATE SOURCE BULK (114 -18 116 -13)M25 14 Ci GND GND NMOS L=2u W=5u AD=82.5p PD=63u AS=165p PS=126u * M25 DRAIN GATE SOURCE BULK (62.5 -14 64.5 -9)M26 20 B A GND NMOS L=2u W=5u AD=55p PD=42u AS=27.5p PS=21u* M26 DRAIN GATE SOURCE BULK (63.5 -79 65.5 -74)M27 19 B 13 GND NMOS L=2u W=5u AD=55p PD=42u AS=82.5p PS=63u* M27 DRAIN GATE SOURCE BULK (40 -36 42 -31)M28 16 19 14 GND NMOS L=2u W=5u AD=55p PD=42u AS=82.5p PS=63u* M28 DRAIN GATE SOURCE BULK (91.5 -18 93.5 -13)* Total Nodes: 20* Total Elements: 28* Extract Elapsed Time: 0 seconds.END五、全加器波形图:六、全加器版图:七、全加器LVS对比结果:八、课程设计体会通过此次课程设计，使我更加扎实的掌握了有关全加器线路方面的知识，也更了解异或门、同或门和数据选择器方面和版图设计方面的知识，在设计过程中查到的资料虽然有点小错误，还遇到了其他一些问题，例如仿真、版图，但经过大家一次又一次的思考，一遍又一遍的检查终于找出了原因所在，也暴露出了前期我在这方面的知识欠缺和经验不足。
CMOS版图设计ppt课件
VTp 0.85V
VDD 3.3V
Cout 150 fF
W ( L )n 6
ppt课件
W ( L ) p 8 94
Rp
1
p (VDD
VTp
)
822.9
tr 2.2R C p out 271.55 ps
ppt课件
95
Rn
1
n (VDD VTn )
照，使得上升时间近似等于下降时间。 然后再去检查DC特性，以保证其合理性
427.35
t f 2.2RnCout 141ps
f max
tr
1 tf
2.42 109 Hz
ppt课件
96
ppt课件
97
ppt课件
98
与非门，或非门的设计
考虑DC特性（电压传输特性） 开关特性（瞬态特性） DC特性常被认为不如开关特性重要 设计其它门（非反向器）时，用反向器作为参
ppt课件
91
下降时间
t f 2.2RnCout
ppt课件
92
Rp
1
p (VDD
VTp
)
Rn
1
n (VDD VTn )
1
定义
fmax tr t f
ppt课件
93
例题3
一个CMOS反向器电 路，其工艺具有下列 参数
求fmax
k' 150 A/V 2 n
k' 42 A/V 2 P
7
CMOS集成电路工艺
双阱CMOS
ppt课件
8
N阱CMOS工艺
设计CMOS运算放大器版图设计
摘要集成电路掩膜版图设计是实现电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。
本文依据基本CMOS集成运算放大电路的设计指标及电路特点，绘制了基本电路图，通过Spectre进行仿真分析，得出性能指标与格元器件参数之间的关系，据此设计出各元件的版图几何尺寸以及工艺参数，建立出从性能指标到版图设计的优化路径。
运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Spectre 对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一过程，最终得到优化设计方案。
最后根据参数尺寸等完成了放大器的版图设计以及版图的DRC、LVS验证。
关键词：集成电路，运算放大器，版图设计，仿真ABSTRACTIntegrated circuit layout design is an essential design part to realize circuit mask manufacturing, it is not only related to the integrated circuit to function correctly, but also can greatly affect the performance of the integrated circuit, the cost and the power consumption.Based on the basic CMOS integrated operational amplifier circuit characteristic and design target, we have rendered the basic circuit diagram, and simulation by Spectre, the simulated results are derived parameters and their relationship between determining factors, thereby defining a line with the design target domain size and processing parameters, finally we builded an optimization from the performance index to layout design .Operational amplifier IC layout design, is the design model of analog integrated circuit layout . Here we used Spectre to design draft which should be simulated, then modified which do not comply with the design goals of the parameters , repeat the process, and finally get the optimization design scheme. Finally, according to the parameters such as size finished the amplifier layout design and the DRC, LVS verification.KET WORDS: Integrated circuit, Operational amplifier, layout design, Simulation毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。
CMOS器件版图DUMMY图形
CMOS器件版图DUMMY图形CMOS 器件版图DUMMY 图形IC版图除了要体现电路的逻辑或功能确保LVS验证正确外，还要增加一些与LVS（电路匹配）无关的图形，以减小中间过程中的偏差，我们通常称这些图形为dummy layer。
有些dummy layer是为了防止刻蚀时出现刻蚀不足或刻蚀过度而增加的，比如metal density 不足就需要增加一些metal dummy layer 以增加metal密度。
另外一些则是考虑到光的反射与衍射，关键图形四周情况大致相当，避免因曝光而影响到关键图形的尺寸。
下面列举了几个例子，其中还夹杂一些其他内容：1，MOS dummy在MOS两侧增加dummy poly，避免Length受到影响。
对NMOS先加P t ype guard ring连接VSS，接着加N type guard ring 连接VDD。
对PMOS 先加N type 连接VDD，接着加P type连接VSS。
拆分MOS应为偶数根，So urce端与四周guar ring就近连接。
比如拆分NMOS为偶数根, 连接VSS的端在外侧并直接与四周guard ring相连。
2，RES dummy类似于MOS dummy方法增加dummy,有时会在四周都加上。
在poly/diff 电阻下面增加nwell减轻noise对电阻的影响，nwell连接高电位与sub反偏。
Nwell电阻四周加sub cont连接VSS。
Nwell电阻为了降低光照使电阻阻值下降的影响，在上面覆盖metal并连接高电位。
其次为给nwell电阻足够的margin 通常nwell宽度5-6um。
3, CAP dummy增加dummy方法类似，用Nwell阻挡相自于substrate的noise，Nwell接高电位与sub 反偏。
4, 关键走线与左右或上下走线的屏蔽采用相同层或中间层连接VSS来处理。
其他方面，还需要进一步的收集整理。
不过从上面一些例子可以看出，N well在保护方面应用广泛。
1位全加器的电路和版图设计解析
集成电路设计基础论文题目：CMOS全加器设计学院：信息科学与工程学院专业：集成电路工程姓名：耿烨亮学号：1311082135CMOS全加器设计摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。
加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。
另外通过全加器可以对其它相关电路有所了解。
因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。
本文用对一位全加器进行了全面的分析。
并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。
关键词：全加器；全定制；CadenceAs the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full – Custom; Cadence集成电路设计方法大致可分为定制（Custom）、半定制（Semi-custom）、可编程逻辑器件（PLD）等设计方法，如图1.1所示。
CMOS全加器的版图分析
Vss)转折连接，C线二段
不能直接连接，在Vss附近用金属连接。③来自整个电路分为4行，第版图
2和第3行组成进位电路的
前级，第1行和第4行组成
求和电路的前级。
④ 进位与求和的输出反
相器采用较大的宽长比。
版图把abc多晶分成二段且排成二列a线在上面靠近vdd转折连接b线在下面靠近vss转折连接c线二段不能直接连接在vss附附近用金属连接
CMOS全加器的 版图分析
CMOS全加器
特点：
① 几个输入信号被几乎
所有的器件公用.
② 版图把A、B、C多晶
分成二段且排成二列，A
线在上面(靠近Vdd)转折
连接，B线在下面(靠近