03_语法

• reg [n-1 :0 ] 存储器名[m-1 : 0]
参数（parameters）类型
常用参数来声明运行时的常数。 参数是本地的，其定义只在本模块内有效 通过参数传递可改变在被引用模块已定义 的参数。
使用关键字parameter进行定义 parameter ADDR_WIDTH = 4’hA; parameter DATA_WIDTH = 8; //不好的风格
空格在文本中起一个分离符的作用， 别的没有其他用处。 单行注释符用 // 多行注释符用 /* ------------------------*/
与C++ 语言一致
分析程序
module adder_8(a, b,sum); input [7:0] a; input [7:0] b; output [8:0] sum; assign sum = a + b; endmodule
将操作数的各位求与，单目操作符 wire [7:0] dataBus; wire a; assign a =& dataBus;
– 缩减或
=|
连合操作符
• • • • • • • • {} wire [7:0] x; wire [4:0] a; wire b; wire c; wire d; assign x = {b, c, d, a}; //x[0] = a[0]; x[1] = a[1]; x[7] = b;
整数和实常数
Verilog 语言中常数可以是整数或实数： 整数表示方法： (1) 《位宽》‘《基数》《值》 其中《位宽》表明该数用二进制的几位来表示 《基数》可以是二（b）、八（O）、十（d）或 十六（h）进制 《数值》可以是所选基数的任何合法的值包括 不定值 x 位和高阻值 z。 (2) ‘<基数><数值> (3) 数值 实常数可以用十进制表示也可以用科学浮点数表示，如： 32e-4 （表示0.0032） 4.1E3( 表示 4100） 负数 下划线的作用
标识符
所谓标识别符就是用户为程序描述中的Verilog 对象所起 的名字。 标识符必须以英语字母（a-z, A-Z）起头，或者用下横线 符（ _ ）起头。其中可以包含数字、$符和下横线符。 标识符最长可以达到1023个字符。 模块名、端口名和实例名都是标识符。 Verilog语言是大小写敏感的，因此sel 和 SEL 是两个不 同的标识符。
操作符
• 关系运算符
– >, >=, <, <=, ==, != 1、结果为假，值为0；结果为真，值为1
2、x和z不能参与运算 3、如果操作数的长度不相等，长度较小的操作 数在左侧添0补位
4、非0操作数作为真值处理
位操作符 按位取反 ~ 按位与 & 按位或 | 按位与非 ~& 按位或非 ~| 按位异或 ^ 按位同或 ~^
条件运算符
• 信号=条件？表达式1：表达式2； • 当条件成立时，信号取值表达式1，当条件 不成立时，信号取值表达式2。
sel a
c
b
小结
寄存器类型变量共有四种数据类型： 类型 功能 . reg 无符号整数变量，可以选择不同的位宽。 integer 有符号整数变量，32位宽 real 有符号的浮点数，双精度。 time 无符号整数变量，64位宽（Verilog-XL仿真 工具用64位的正数来记录仿真时刻）
关键字 reg
• reg [n-1:0] 数据名1，数据名2，…数据名i；
约定： <1>虽然称之为变量，但在一个模块中其值必须为 常数，所以，变量名约定为大写。 <2>大于1的常数，要用标准的方式表示，即需要有 位宽。
语法详细讲解
编译引导语句
使用`define 编译引导能提供简单的文本替代功能 `define <宏名> <宏文本> 在编译时会用宏文本来替代源代码中的宏名。 合理地使用`define可以提高程序的可读性
注释的作用
/*============================ module name: adder_8 author: Li.xinghua function: a, b为两个加数，均为8位输入，sum为和，9位输出。 version: v1.0 ============================*/ module adder_8( a, // 8位输入，加数 b, // 8位输入，加数 sum // 9位输出，和 ); // 端口类型说明 input [7:0] a; input [7:0] b; output [8:0] sum; //端口变量定义 wire [7:0] a; wire [7:0] b; wire [8:0] sum; //求和运算 assign sum = a + b; endmodule
//(1) 指名变量调用模块: .S为SRLatch中的端口 //(2) 指名变量调用模块: (s)为本地端口 //(3) S,s可以一样，但指的意义不一样
module SRLatch(S,R,Q,Qbar); input S,R; output Q,Qbar; assign Q=~(S&Qbar); assign Qbar=~(R&Q); endmodule
Verilog 的四种逻辑值
buf
0、低、伪、逻辑低、地、VSS、负插入
0
buf
1 X
1、高、真、逻辑高、电源、VDD、正插入
1
buf
X、不确定：逻辑冲突无法确定其逻辑值
bufif1
Z 0
HiZ、高阻抗、三态、无驱动源
逻辑值使用注意点
<1>高阻态用于描述电路中的断路状态，在 电路设计中是一个经常使用的变量。 <2>不定态用于描述实际电路中的不确定性 因素，例如电路中寄存器的初始值。 <3>实际中，允许高阻态值对变量进行赋值， 不允许使用不确定态进行赋值 <4>不允许使用高阻态、不确定态进行运算。
//注重格式，培养层次化编程风格
感谢刘红燕提供例题
主要内容
• • • • • 注释 标识符 数值 数据类型 操作符
Verilog 与 C 的主要不同点
Verilog 有许多语法规则与 C 语言一致。
但与 C 语言有根本的区别： - 并行性
- 赋值语句
空格和注释
Verilog 是一种格式很自由的语言。
运算符号
• 运算符号
– *，/, +, -, <<,>>
操作符
• 缩减操作符
– 缩减与
• • • •
=&
将操作数的各位求与，单目操作符 wire [7:0] dataBus; wire a; assign a =& dataBus;
– 缩减或
=|
操作符
• 缩减操作符
– 缩减与
• • • •
=&
主要的数据类型 •ets • 表示器件之间的物理连接, 称为网络连接类型
• Register • 表示抽象的储存单元，称为寄存器/变量 类型
• Parameter • 表示运行时的常数，称为参数类型
线网型(net)变量
• 使用关键字wire进行定义 • 可以理解为实际电路中的导 线，表示结构实体之间的物 理连接。 • 不可以存储任何值。
第三节 Verilog 语法
复习
module module_name(port_list);
//文件名：module_name.v----非必须的
端口说明; input / output /inout 内部变量定义 功能定义
endmodule
引用： 模块名 模块名
模块实体名(接口1， 接口2， 接口3，…)； 模块实体名(.端口名1(接口1)， (.端口名2(接口2)，…)；
//(1) 变量先定义，后使用 //(2) 端口类型没有定义，默认为wire型
//(3) 模块格式：模块名 实体名(按顺序排列变量)
module DLatch(Clk, D, Q, Qbar); input Clk, D; output Q, Qbar; wire s, r; assign s=~(D&Clk); assign r=~(~D&Clk); SRLatch srlatch1(.S(s), .R(r), .Q(Q), .Qbar(Qbar)); endmodule
module DFlipFlop(Clk, D, Q, Qbar); input Clk, D; output Q, Qbar; wire Qint, Qbarint; DLatch dlatch1(~Clk, D, Qint, Qbarint); DLatch dlatch2(Clk, Qint, Q, Qbar); endmodule
举例说明：
`define on 1’b1 `define off 1’b0 `define and_delay #3 在程序中可以用有含义的文字来表示没有意思的数码提高了程序 的可读性，在程序中可以用 on， off， and_delay 分别表 示 1，0，和 #3 。
操作符
• 1逻辑运算
– &&， ||， ! – &&、||是双目运算符，它要求两个操作数 – (a>b)&&(x>y) – !，单目操作符，它只要求一个操作数 – (!a)||(a>b) – 为提高程序的可读性，明确优先关系，建议使 用括号
• 由模块或门驱动的连线。 • 只能有一个驱动源! • 驱动端信号的改变会立刻传 递到输出的连线上。
a
nsl
sela out selb sl