【MATLAB代做】心血管疾病论文

第四章心电监护系统FPGA设计与实现百度搜索mat7lab4.1 FPGA开发流程4.1.1 FPGA开发工具开发Altera公司的可编程逻辑器件有两种软件，QuartusII和MAX+PLUSII。

本设计采用QuartusII开发软件，其提供了一种与结构无关的全集成化设计环境，使设计者能对Altera的各种产品系列方便地进行设计输入、快速处理和器件编程。

QuartusII开发系统具有强大的处理能力和高度的灵活性，它的优点主要有：·与结构无关:QuartusII系统的编译程序，支持Altera全部系列的PLD产品，提供与结构无关的设计开发环境，具有强大的逻辑综合与优化功能。

·多平台：QuartusII可在基于PC机的WINDOWS或WINDOWS NT环境下以及多种工作站的X WINDOWS环境下运行。

·全集成化：QuartusII的设计输入、逻辑综合、布局布线、仿真校验和编程下载等功能都全部集成在统一的开发环境下，可以加快动态开发和调试，缩短开发周期。

并且在QuartusII 软件中还集成了SignalTapII逻辑分析仪，在系统调试过程中可以实时的监控FPGA中各观测信号的变化（包括虚拟引脚上的信号），从而给调试过程带来了极大的方便。

·硬件描述语言(HDL)：QuartusII支持各种HDL输入选项，包括VHDL,Verilog HDL和Altera 的硬件描述语言AHDL。

·丰富的设计库：QuartusII提供丰富的库单元供设计者调用，其中包括各类常用的基本数字器件，以及参数化的宏单元模块(MegaFunction)。

并且可以通过加载Altera的MegaCore软件包来在QuartusII中加载IP Core资源，从而引入像FFT，PCI，FIR等这样的IP软核。

这些模块都可以通过QuartusII中的MegaWizard来加以编程和设计，根据我们的具体需要来实现其相应的功能。

调用这些库单元进行设计，可以大大减轻设计工作量，设计周期成倍缩短。

·开放的界面：QuartusII提供标准的接口，可以与其它第三方工业标准的EDA软件协同使用。

设计者可以使用其它的EDA软件工具进行设计输入，再利用QuartusII进行编译处理，并使用其它EDA工具进行器件和板级仿真。

在本系统设计中，采用了国际上通用的VHDL 语言对某些具有特定功能的逻辑模块进行设计。

VHDL（Very High Speed Integrated Circuit Hardware Description Language)，即甚高速集成电路硬件描述语言己经成为一个电子电路和系统的描述、建模、综合的工业标准。

它具有强大的语言结构，可以用简洁明确的代码描述来进行复杂控制逻辑的设计。

它具有多层次的设计描述功能，支持设计库和可重复使用元件的生成。

4.1.2FPGA开发流程可编程逻辑器件的设计是指利用EDA开发软件和编程工具对器件进行开发的过程。

高密度复杂可编程逻辑器件（如FPGA）的设计流程如图5-1所示。

它包括设计准备，设计输入，功能仿真，设计处理，时序仿真和器件编程及下载等七个步骤。

图4-1 可编程逻辑器件设计流程·设计准备在系统设计之前，首先要进行方案论证、系统设计和器件选择等准备工作。

设计人员根据任务要求，如系统的功能和复杂度，对工作速度和器件本身的资源、成本及连线的可布性等方面进行权衡，选择合适的设计方案和合适的器件类型。

一般采用自上而下的设计方法，也可采用传统的自下而上的设计方法。

·设计输入设计人员将所设计的系统或电路以开发软件要求的某种形式表示出来，并送入计算机的过程成为设计输入。

设计输入通常有以下几种形式。

原理图输入方式：原理图输入方式是一种最直接的设计描述方式，要设计什么，就从软件系统提供的元件库中调出来，以需要的连接方式画出原理图。

这样比较符合人们的设计习惯。

这种方式要求设计人员有丰富的电路知识及对FPGA的功能和结构比较熟悉。

其主要优点是容易实现仿真，便于信号的观察和电路的调整以及模块的组合；缺点是效率低，特别是产品有所改动，需要选用另外一个公司的FPGA器件时，就需要重新输入原理图，而采用硬件描述语言输入方式就不存在这个问题。

硬件描述语言输入方式：硬件描述语言是用文本方式描述设计，它分为普通硬件描述语言和行为描述语言。

普通硬件描述语言有ABEL、CUR和LFM等，它们支持逻辑方程、真值表、状态机等逻辑表达方式，主要用于简单PLD的设计输入。

行为描述语言是目前常用的高层硬件描述语言，主要有VHDL和Verilog HDL两个IEEE标准。

其突出优点有：语言与工艺的无关性，可以使设计人员在系统设计、逻辑验证阶段便于确立方案的可行性；语言的公开可利用性，便于实现大规模系统的设计；具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间的转换非常方便，用不着对底层的电路和PLD结构有非常的了解和熟悉。

波形输入方式：波形输入方式主要是用来建立和编辑波形设计文件，以及输入仿真向量和功能测试向量。

波形设计输入是适用于时序逻辑和有重复性的逻辑函数。

系统软件可以根据用户定义的输入/输出波形自动生成逻辑关系。

波形编辑功能还有允许设计人员对波形进行拷贝、剪切、粘贴、重复与伸展，从而可以用内部节点、触发器和状态机建立设计文件，并将波形进行组合，显示各种进制的状态值，也可以将一组波形重叠到另一组波形上，对两组仿真结果进行对比。

·功能仿真功能仿真也叫前仿真。

用户所设计的电路必须在编译之前进行逻辑功能验证，此时的仿真没有加入延时信息，对于初步的功能检测非常方便。

仿真前，要先利用波形编辑器和硬件描述语言等建立波形文件和测试向量（即将所关心的输入信号组合成序列），仿真结果将会生成报告文件和输出信号波形，从中便可以观察到各个节点的信号变化。

如果发现错误，则返回设计输入中修改逻辑设计。

·设计处理设计处理是器件设计中的核心环节。

在设计处理过程中，便以软件将对设计输入文件进行逻辑化简、综合优化和适配，最后产生加载用的编程文件。

语法检查和设计规则检查：设计输入完成后，首先进行语法检查，如原理图中有无漏连接的信号线，信号有无双重来源，文本输入文件中关键字有无输错等各种语法错误，并及时列出错误信息报告供设计人员修改。

然后进行设计规则检验，检查总的设计有无超出器件资源或规定的限制，并将编译报告列出，指明违反规则情况以供设计人员纠正。

逻辑优化和综合：化简所有的逻辑方程或用户自建的宏模块，使设计所占用的资源最少。

综合的目的是将多个模块化设计文件合并为一个网表文件，并使层次设计平面化。

适配和分割：确立优化以后的逻辑能否与器件中的宏单元和I/0单元适配，然后将设计分割为多个便于识别的逻辑小块形式映射到器件相应的宏单元中。

如果整个设计较大，不能装入一片器件中时，可以将整个设计划分为多块，并装入同一系列的多片器件中去。

分割可全自动、部分或全部由用户控制，目的是使器件数目最少，器件之间通信的引脚数目最少。

布局布线：布局和布线工作是在上面的设计工作完成后由软件自动完成的，它以最优的方式对逻辑元件布局，并准确的实现元件间的互联。

布线以后软件自动生成报告，提供有关设计中各部分资源的使用情况等信息。

·时序仿真时序仿真又称为后仿真或门级仿真。

由于不同器件的内部延时不一样，不同的布局布线方案也给延时造成不用的影响，因此在设计处理之后，对系统和各模块进行时序仿真，分析其时序关系，估计设计的性能，以及检查和消除竞争冒险等是非常必要的。

实际上这个也是与实际器件工作情况基本相同的仿真。

·器件编程测试时序仿真完成后，软件就可以产生供器件编程（下载）使用的数据文件。

对EPLD/CPLD 来说，是产生熔丝图文件，即JED文件，对于FPGA来说，是产生位流数据文件，然后将编程数据放到对应的具体可编程器件中去。

器件编程需要满足一定的条件，如编程电压、编程时序和编程算法等。

基于SRAM结构工艺的FPGA可以由EPROM配置芯片或其它存储体进行配置。

在线可编程（ISP）的PLD器件不需要专门的编程器，只需要一根下载电缆就可以了。

器件在编程完毕后，可以用编译是产生的文件对器件进行校验、加密等工作，对于支持JTAG技术，具有边界扫描测试BST能力和在线编程能力的器件来说，测试起来将更加方便。

5.2 A/D数据采集模块数据采集系统是模拟量与数字量之间的转换接口。

它在自动测试、生产控制、通信、信号处理等领域占有极其重要的地位。

而高速数据采集系统更是航天、雷达、制导、测控、动态检测等高技术领域的关键技术。

高速数据采集系统中的采样频率一般在几十MHZ到几百MHz，而微机系统由于操作速度的限制，不能够直接参与数据传输。

为此，在高速数据采集系统的设计中提出了在高速A/D转换器与微机之间采用缓存器作为缓冲存储，如图4-2所示。

当模拟信号经高速A/D转换器数字化后，先直接送缓存区暂存，然后存储的数据再送至微机进行相关的处理、运算。

其中缓存区是以高速方式接收从A/D转换数字化的数据，而又以相对低速的方式将数据送给计算机。

用它的“快进慢出”来解决高速A/D转换与低速计算机数据传输之间的矛盾。

图4-2 高速数据采集系统框图多通道数据采集系统对可靠性、稳定性、实时性有很高的要求。

它是以前端模拟信号处理、数字化、数据通讯处理和计算机等高科技为基础而形成的一门综合技术，是联系模拟世界与计算机之间的桥梁。

多通道数据采集系统通过传感器把物理量转化成电信号，经过放大滤波等模拟信号的处理后，由AD转换将模拟信号数字化，将其转化为数字信号，在经过必要的数字信号处理，最后经过接口电路传送给计算机。

随着数字系统设计的不断发展，采用了FPGA以缓解器件数量过多、印制板面积过大以及因此引起的稳定性和可靠性较差的问题，为多通道数据采集系统的研究工作奠定了良好的基础。

本系统，我们将采用DPRAM方式来实现告诉数据采集的功能。

其基本结构如下所示：图4-3系统数据采集模块基本结构其顶层原理图如图4-4所示：其高速数据采集必须在在硬件中才能做完整的测试。

这里我们先不做测试。

4.2 时钟控制模块一般在高速系统中，时钟的生产有两种方法实现，PLL锁相环法和计数器分频法。

下面我们对两种方法做简单的介绍。

·PLL法1．FPGA中的时钟设计概述时钟可以比喻成数字逻辑中的血液，几乎所有的信号都需要依靠时钟来向前传递。

因此，时钟管理的重要性不言而喻。

没有稳定、纯净的时钟作保障，再强大的数字芯片也无法完全发挥其功能。

在FPGA的逻辑设计中，对于时钟域的设计是至关重要的。

每个独立时钟域中时钟的走线排布、复位使能控制、时序约束以及多个时钟域之间的隔离处理，都将直接决定设计的功能及性能指标。