Quartus II 文件后缀

quartus ii文件后缀

quartusii文件后缀
quartusii文件后缀可以分为五类：
1.编译必需的文件：设计文件（.qdf、.bdf、EDIF输入文件、。

tdf。

verilog设计文件、vgm、xt、VHDL设计文件、.vht）、存储器初始化文件（mif、ri、.hex）、配置文件（.qsf.tcl）、工程文件（qpt）。

2.编译过程中生成的中间文件（.egn文件和db日录下的所有文件）。

3.编译结束后生成的报告文件（.mpt、.qsmg等）。

4.根据个人使用习惯生成的界面配置文件(.qw等)。

5.编程文件（.Sof.pof、t）等。

上面分类中的第一类文件是一定要保留的；第二类文件在编译过程中会根据第一类文件生成，不需要保留；第三类文件会根据第一类文件的改变而变化，要保留。

第四类文件保存了个人使用偏好，也可以视需要保留；第五类文件是编译的结果，一定要保证在使用版本控制工具时，我通常保留第一类、第三类和第五类文件。

但是第三类文件通常很少被反复便用所以，为了维护一个最小工程，第一类和第五类文件是一定要保留的
此外，当一个项目的设置内容需要转移给另一个项目时，例如引脚分配信息，需要转移.tcl文件而不是.qsf文件。

.tc文件与.gsf 文件的关系以万如何牛成tc文件我会存以后的日志中给出。

彻底掌握Quartus II——基础篇

彻底掌握Quartus II——基础篇2015-05-30下面介绍Quartus II 13.0最基础的日常使用方法，其它版本差别非常小。

如何新建工程就不说了，但是要注意，工程目录和工程名不要有中文和空格，还有，要有一个设计文件（如，.v、.vhd、.bsf文件）的名称要跟工程名一样，不然会有警告。

一、新建工程，New个设计文件，会出现下图所示。

上面那么多种文件有什么卵用？1、AHDL文件，用于编写Altera发明的AHDL语言，此语言已经被淘汰，可以不管它。

2、Block Diagram/Schematic文件，原理图文件，跟AD、PADS、Cadence等电路图设计软件的用法差不多。

3、EDIF文件，网表文件。

4、Qsys system文件，用于设计软核，Qsys前身是NIOS。

5、State Machine文件，状态机文件。

6、System Verilog文件，用于系统级验证。

7、Tcl script文件，TCL脚本文件。

8和9、常用的HDL文件（包括verilog和VHDL）10是十六进制文件，11是MIF文件，用于ROM或RAM的初始化。

12、Probe文件，用于观察FPGA内部某一信号，一般用Signaltap13、逻辑分析仪接口文件，暂时不知道有什么用。

14、VWF文件，用于调用quartus自带的仿真工具QSIM15、AHDL头文件，可以不管它。

16、原理图的Symbol文件，用于编辑原理图Symbol，跟你用电路图设计软件时，画原理图库差不多。

17、JTAG链描述文件，给一个或多个芯片下载代码时用的。

18、Synopsys约束文件，时序约束用的SDC文件。

19、txt文件。

就算quartus支持那么多种文件，但常用的没几个，一般是原理图.bdf文件或者纯文本的.v 或.vhd文件，就算后面需要用逻辑分析仪或者时序约束，也是可以用quartus自动给你生成的。

特别要注意一下，不同类型的文件，名字最好不一样。

QuartusII教程(完整版)

Q u a r t u s I I教程(完整版)-CAL-FENGHAI.-(YICAI)-Company One1Quartus II 的使用............................................ 错误!未定义书签。

1 工程建立 ................................................ 错误!未定义书签。

2 原理图的输入......................................... 错误!未定义书签。

3 文本编辑（verilog） ............................. 错误!未定义书签。

4 波形仿真 ................................................ 错误!未定义书签。

Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。

进入WINDOWS XP后，双击Quartus II图标，屏幕如图所示。

图 Quartus II 管理器工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。

还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。

建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图所示。

图建立项目的屏幕（2）输入工作目录和项目名称，如图所示。

可以直接选择Finish，以下的设置过程可以在设计过程中完成。

图项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图所示。

图加入设计文件（4）选择设计器件，如图所示。

图选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图所示。

Quartus_II使用教程-完整实例

Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。

硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。

接下来我们对这种智能的EDA 工具进行初步的学习。

使大家以后的数字系统设计更加容易上手。

●快捷工具栏：提供设置（setting ），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。

● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。

●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。

第二步：新建工程（file>new Project Wizard1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）5 工程建立完成（点finish ）第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。

第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location各个端口的输入输出第七步：整体编译（工具栏的按钮（start Complilation））第八步：功能仿真（直接利用quratus进行功能仿真）1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）2 建立一个波形文件：（new>Vector Waveform File ）然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置激励信号（单击>选择>Timing>Multiplied by 1）设置b 信号源的时候类同设置a 信号源，最后一步改为然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：实用标准文案文档观察波形，刚好符合我们的逻辑。

altera常用扩展名介绍(自创)

author: liu xiao ping date: 2007.01.8各扩展名的顺序没安排好，以后有时间再改正欢迎补充与改正，可联系qq:53579621参考quartus helpQuartus II是一款功能强大的EDA软件。

在这个集成开发环境中，PLD使用者可以完成编辑、编译、仿真、综合、布局布线、时序分析、生成编程文件、编程等全套PLD开发流程。

Quartus II以工程（Project）为单位管理文件。

保证了设计文件的独立性和完整性。

由于Quartus II功能众多，每一项功能都对应一个甚至多个文件类型。

在使用中，如果需要转移或备份某一工程对应的文件，对众多文件的取舍成了一个令人头痛的问题。

类似问题，在使用Maxplus II的过程中也很常见。

使用Quartus II自带的工程文件压缩功能可以省去取舍文件的麻烦。

但是.qar文件把众多文件压缩成一个文件，只有解压缩才能获取具体文件的信息。

如果使用版本控制工具（如CVS）的话，对.qar 文件无法进行版本比较。

甚至当.qar文件受损时，部分甚至全部文件都无法恢复了。

而且，缺省配置的.qar文件也包含了一些非关键文件，存在一定的冗余。

解决这一问题的关键在于弄清文件扩展名的意义，明明白白地控制文件的取舍。

The following file types are available for use in the Quartus II software:上面这些文件可以分为五类：1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、.vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。

2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件）3. 编译结束后生成的报告文件（.rpt、.qsmg等）4. 根据个人使用习惯生成的界面配置文件（.qws等）5. 编程文件（.sof、.pof、.ttf等）1).vqm V erilog Quartus Mapping FileSynplicity Synplify 软件或Quartus II 软件生成的Verilog HDL 格式网表文件。

EDA设计流程及其工具QuartusII快速操作指南

Altera Corporation， intro_to_quartus2_chinese，。 Altera Corporation，quartusii_handbook，
本章内容
一．安装与许可〔License〕二．工程项目与文件类型〔project & files
type〕三． Quartus II菜单简介四．设计输入(design input) 五．器件与引脚指配(device & pin
主要输出文件类型〔files type〕
Programmer Object File 编程文件 .pof
SRAM Object File
配置文件 .sof
Pin-Out File
引脚输出文 .pin 件（可用于核对硬件连接关系）
QuartusII 设计流程
设计构想
编程下载
设计正确
功能正确
8. VHDL设计输入 9. 原理图设计输入
VHDL设计输入
文件名称必须和 ENTITY名一致
元件符号调入生成符号块绘制节点连线绘制节点总线连接
绘制导线工具
粘连〔移动〕
线段选中
原理图设计输入
原理图设计输入：符号调入
按下mouse右键－>
原理图设计输入：符号调入〔续前〕
库符号
符号文件也可以是？
35
编
仿
编
译
真
程
Quartus II主菜单
File菜单
Project菜单
将设计文件参加工程项目中
电源估算文件生成顶层设计文件设置
Assignments
菜单
器件和引脚指配编译设置
Processing菜单－>

EDA技术与应用讲义第3章原理图输入设计方法 QUARTUS II版本

功能比ISE少一些，可以从xilinx网站下载
有了HDL语言后？
硬件设计人员的工作过程
已经类似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
电路的模块划分
❖ 人工根据电路功能进行模块划分
❖ 合理的模块划分关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能确定： PLD芯片型号
模块划分后，就可以进行具体设计了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
件电路图设计 5. 综合调试 6. 完成
设计的几个问题
❖ 如何组织多个设计文件的系统？，项目的概念。
❖ 时钟系统如何设计？
❖ 电路的设计功耗
❖ 高速信号的软件和硬件设计
The end.
以下内容为正文的引用，
可不阅读。
常用EDA工具软件
❖ EDA软件方面，大体可以分为两类：
1. PLD器件厂商提供的EDA工具。较著名的如：
❖ 第三方工具软件是对CPLD/FPGA生产厂家开发软件的补充和优化，如通常认为Max+plus II和Quartus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。

QuartusII软件的使用

Q u a r t u s I I软件的使用入门4．1Quartus II 简介Quautus II是Altera 公司的综合性PLD开发软件,支持原理图、VHDL、Verilog-HDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整的PLD设计流程。

它支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

对EDA第三方工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

在本教程中使用的Quartus II的版本为5.0 。

4．1．1 设计工作流程用户首先对所做项目进行设计，明确设计目的、设计要求。

然后利用原理图输入方式或文本输入方式进行设计输入。

输入完成后进行编译，若编译过程中发现错误，则应检查设计输入以修改错误，直至没有错误产生。

编译完成后进行仿真，检查是否达到了设计要求，若未达到要求，需重新检查设计输入及编译过程，不断迭代、收敛直至满足设计要求。

最后将设计配置到目标器件中进行硬件验证与测试。

4．1．2 Quartus II 的图形用户界面Quartus II 的图形用户界面如图所示，从图中可以看出共有以下几个子窗口。

编辑输入窗口项目导航窗口状态窗口消息窗口图Quartus II软件的图形用户界面1．Project navigator 项目导航窗口项目导航窗口包括3个可以切换的标签：Hierarchy标签用于层次显示，提供了逻辑单元、寄存器、存储器使用等信息；File和Design Units 提供了工程文件和设计单元的列表。

2．编辑输入窗口设计输入的主窗口，无论原理图还是硬件描述语言编译、仿真的报告都显示在这里。

3．Status窗口状态窗口，用以显示各系统运行阶段的进度。

4．Message窗口消息窗口，实时提供系统消息、警告和错误等信息。

QuartusII软件操作

Quartus II 软件操作
第二步根据电路图综合电路电路图输入到CAD系统之后，许多CAD工具会对其进行处
理。流程的第一步是使用综合工具，将电路图编译成逻辑表达式，然后，电路综合的下一步是工艺映射，通过使用可用的逻辑元件，确定每个逻辑表达式如何在目标芯片中实现。
使用编译器。选择Processing/Compile tool 命令，打开对应窗口，共包括四个模块。分析与综合模块执行 Quartus II 中的综合步骤，它产生逻辑元件组成的一个电路。装配模块（Fitter)模块决定芯片上各电路元件的精确布局。其中综合模块产生的每个元件都将在芯片上实现。每个模块也可以单独运行。也可以使用其他命令启动编译。编译完成时，可以查看编译报告。出现错误时，点击错误信息，可以突出显示错误出现的位置。
Quartus II 软件操作
第三步对设计的电路进行仿真 Quartus II包含仿真工具，它
们用于仿真已设计电路的行为功能。在电路仿真之前，必须先创建输入波形文件。
1）使用波形编辑器。选择File/New命令，在弹出的对话框中选择Vector Waveform File 选项，单击OK按钮。将文件命名为example_schematic.vwf并保存。
Quartus II 软件操作
① 功能仿真选择Assignments/settings命令，打开settings窗口。
在该窗口的左面，单击Simulator项，在弹出的窗口中，选择fuctional选项作为仿真模式。为了完成仿真器的设置，需要选择Processing/Generate functional simulation Netlist命令。 Quartus II根据测试输入，产生 example_schematic.vwf文件中定义的输出。选择 Processing/start simulation（或使用快捷图标），开始运行电路的功能仿真。仿真结束之后， Quartus II指出仿真完成，并给出仿真报告。

quartus ii开发软件操纵步骤,以及IP核调用步骤

IP核调用步骤一．打开QUARTUSII软件二．新建工程三．填写工程路径，工程名和实体名。

（工程路径不要有中文，工程名和实体名相同），填写好后，点击next.四．点击next五．选择FPGA芯片系列CyloneII六．选择FPGA型号EP2C8Q208C8，然后next七．点击next八．点击next九．点击finish,新建工程完成。

十．选择工具“Assignments”的下拉菜单”Device…”选项，如下图：十一.点击“Device and Pins Options..”如下图：十二.选择未用管脚“unused pins”将未用管脚设为“As input tri-stated”十三.再选择“configuration”,将”Auto”换成“EPCS4”后，点击”确定“十四.点击“OK”，工程设置完成。

十五.新建VHDL程序，点击“OK“十六.编写程序十七.程序编写完，保存十八.新建ROM初始化数据文件，点击“OK“十九.选择容量和位宽。

在本例，容量为64个字节，位宽为8bit。

然后点“OK“二十.往里面填数据，在这里可以把我给的例程的数据直接拷进去，填完后保存。

二十一.新建ROM核，如下操作二十二.点击next二十三.先看上面有“AHDL”, ”VHDL,”“Verilog HDL”，在“VHDL”前面的圈里点击选中。

然后在路径后面给新建的ROM起一个名字：rom1，然后再在左边选中“ROM: 1-PORT”，设置完后点next.二十四.设置ROM的位宽为8，容量为64，点击next.二十五.点击“next”.二十六. 点击“Browsr..”选择初始化数据文件的路径，初始化数据文件后缀为.mif。

打开.二十七.点击next二十八.一直点next,直到如下图后，点finish，ROM核创建完成。

二十九.编译一次三十.编译成功后，选择“Assignment”菜单下的“Pins”，如下图三十一.根据脚位表绑定管脚三十二.绑完后，再编译一次。

Quartus_II使用方法

Quartus_II使用方法第1章QUARTUS II2.1 QUARTUSII概述设计输入是设计者对系统要实现的逻辑功能进行描述的过程。

设计输入有多种表达方式，常用的用原理图输入、硬件描述语言输入、网表输入等。

1、原理图输入：原理图设计输入方式是利用软件提供的各种原理图库，采用画图的方式进行设计输入。

这是一种最为简单和直观的输入方式。

原理图输入方式的效率比较低，半只用于小规模系统设计，或用于在顶层拼接各个以设计完成的电路子模块。

2、硬件描述语言输入：这种设计输入方式是通过文本编辑器，用VHDL，Verilog或AHDL等硬件描述语言进行设计输入。

采用语言描述的有点事效率较高，结果容易仿真，信号观察方便，在不同的设计输入库之间转换方便，适用于大规模数字系统的设计。

但语言输入必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。

3、网表输入：现代可编程数字系统设计工具都提供了和它第三方EDA工具相连接的接口。

采用这种方法输入时，可以通过标准的网表把它设计工具上已经实现了的设计直接移植进来，而不必重新输入。

一般开发软件可以接受的网表有EDIF格式、VHDL 格式及Verilog格式等。

在用网表输入时，必须注意在两个系统中采用库的对应关系，所有的库单元必须一一对应，才可以成功读入网表[6]。

2.2 QUARTUSII建立工程项目在Quartus II 中，用户的每个独立设计都对应一个工程项目，每个工程项目可包含一个或多个设计文件。

其中一个是顶层文件，编译器是对项目中的顶层文件进行编译的，项目同时还管理编译过程中产生的各种中间文件，这些中间文件的文件名相同，但后缀名不同。

为了便于管理，对于每个新的项目应该建立一个单独的子目录。

指定项目名称的步骤如下：1. 打开Quartus II，在File 菜单中选择New Project Wizard 项，将出现工程项目建立向导对话框。

如图2-1 (a)所示。

2. 点击“Next”，进入到如图2-1 (b)所示的工程项目命名对话框，在最上面的文本输入框中输入为该项目所建的目录名，如本例为“E:\Clock”，在中间的文本输入框中输入项目名称，本次实验为“adder”，在最下面的文本输入框中输入最顶层模块的名称“adder”。

Quartus II工程文件的后缀含义

Quartus II工程文件的后缀含义上面这些文件可以分为五类：1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.he x）、配置文件（.qsf、.tcl）、工程文件（.qpf）。

2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件）3. 编译结束后生成的报告文件（.rpt、.qsmg等）4. 根据个人使用习惯生成的界面配置文件（.qws等）5. 编程文件（.sof、.pof、.ttf等）上面分类中的第一类文件是一定要保留的；第二类文件在编译过程中会根据第一类文件生成，不需要保留；第三类文件会根据第一类文件的改变而变化，反映了编译后的结果，可以视需要保留；第四类文件保存了个人使用偏好，也可以视需要保留；第五类文件是编译的结果，一定要保留。

在使用版本控制工具时，我通常保留第一类、第三类和第五类文件。

但是第三类文件通常很少被反复使用。

所以，为了维护一个最小工程，第一类和第五类文件是一定要保留的。

此外，当一个项目的设置内容需要转移给另一个项目时，例如引脚分配信息，需要转移.tcl文件而不是.qsf文件。

.tcl文件与.qsf文件的关系以及如何生成.tcl文件我会在以后的日志中给出。

CyClone III C25 原版资料下载关于CPLD/FPGA一些问题1、PLD，CPLD，FPGA有何不同?答：不同厂家的叫法不尽相同，PLD是可编程逻辑器件的总称，早期多EEPROM工艺，基于乘积项结构。

FPGA是指现场可编程门阵列，最早由Xilinx公司发明。

多为SRAM工艺，基于查找表结构，要外挂配置用的EPROM。

Xilinx把SRAM工艺，要外挂配置用的EPROM的PLD叫FPGA，把Flash工艺、乘积项结构的PLD叫CPLD;Altera把自己的PLD产品:MAX系列，FLEX/ACEX/ APEX系列都叫作CPLD，即复杂PLD，由于FLEX/ACEX/APEX系列也是SRA M工艺，要外挂配置用的EPROM，用法和Xilinx的FPGA一样，所以很多人把Altera的FELX/ACEX/APEX系列产品也叫做FPGA.2、NiosII嵌入式处理器是一个什么样的处理器？与其他相比具有哪些功能? 答：1）Nios II嵌入式处理器是一个用户可配置的通用RISC嵌入式处理器。

QuartusII工程文件的后缀含义 (1)

Quartus II工程文件的后缀含义（上）File Type ExtensionAHDL Include File .incATOM Netlist File .atmBlock Design File .bdfBlock Symbol File .bsfBSDL file .bsdChain Description File.cdfComma-Separated Value File .csvComponent Declaration File .cmpCompressed Vector Waveform. File .cvwfConversion Setup File .cofCross-Reference File .xrfdatabase files .cdb,.hdb,.rdb,.tdbDSP Block Region File .macrEDIF Input File .edf,.edif,.ednGlobal Clock File .gclkGraphic Design File .gdfHardCopy files .datasheet,.sdo,.tcl,.vo Hexadecimal (Intel-Format) File .hexHexadecimal (Intel-Format) Output File .hexoutHSPICE Simulation Deck File .spHTML-Format Report File .htmI/O Pin State File .ipsIBIS Output File .ibsIn System Configuration File .iscJam Byte Code File .jbcJam File .jamJTAG Indirect Configuration File .jicLibrary Mapping File .lmfLicense File license.datLogic Analyzer Interface File .laiMemory Initialization File .mifMemory Map File .mapPartMiner edaXML-Format File .xmlPin-Out File .pinplacement constraints file .apcProgrammer Object File .pofprogramming files .cdf,.cofQMSG File .qmsgQuartus II Archive File .qarQuartus II Archive Log File .qarlogQuartus User-Defined Device File .qudQuartus II Default Settings File .qdfQuartus II Exported Partition File .qxpQuartus II Project File .qpfQuartus II Settings File .qsfQuartus II Workspace File .qwsRAM Initialization File .rifRaw Binary File .rbfQuartus II工程文件的后缀含义（下）File Type Extension Raw Programming Data File .rpdRouting Constraints File .rcfSignal Activity File .saf SignalTap II File .stpSimulator Channel File .scfSRAM Object File .sofStandard Delay Format Output File .sdoSymbol File .symSynopsys Design Constraints File .sdcTab-Separated Value File .txtTabular Text File .ttfTcl Script. File .tclText Design File .tdfText-Format Report File .rptText-Format Timing Summary File .tan.summary Timing Analysis Output File .taoToken File ted.tokVector File .vecVector Table Output File .tblvector source files .tbl,.vwf,.vec Vector Waveform. File .vwf/1_0000/Quartus%20file%20types.mht%23_Verilog_Des ign_File Verilog Design File .v,.vh,.verilog,.v lgVerilog Output File .voVerilog Quartus Mapping File .vqmVerilog Test Bench File .vtValue Change Dump File .vcdversion-compatible database files .atm,.hdbx,.rcf,.xmlVHDL Design File .vhd,.vhdlVHDL Output File .vhoVHDL Test Bench File .vhtXML files .cof,.stp,.xml waveform. files .scf,.stp,.tbl,.vec,.vwf上面这些文件可以分为五类：1.编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。

Quartus II中文用户教程

在缺省情况下，在编译之后一般自动调用延时分析
– 也可以禁止调用
生成的延时信息也可以以VHDL，Verilog 或标准延时文件（SDF）的格式输出到第三方的EDA工具中
© 2001 Altera® Corporation 37
报告延时分析
所有的延时分析信息都包含在编译报告中
– 总结 – 延时分析 – 内部fmax (不包括引脚上的输入输出延时) 或
Quartus II 的延时分析
© 2001 Altera® Corporation 35
特点
Quartus II 支持对单个时钟或多个时钟的延时分析单个时钟的延时分析
– Fmax (最大时钟频率) – Tsu, Th, Tco (建立时间，保持时间，时钟到输出时间) – 整个系统的Fmax (包括引脚上的输入输出延时)
Quartus II 有 “智能” 模块连接和映射
– 如果连接不同模块时，两边端口的名字相同的话就不用标注出来 – 一个管道可以连接模块之间所有的普通 I/O
映射
连接
© 2001 Altera® Corporation 9
模块编辑器- 产生设计文件
给模块定义并产生HDL或图形设计文件
右键点击，弹出对话框
从第三方工具输入
Exemplar, Synopsys, Synplicity, etc...
图表和原理图编辑器
该编辑器既可以编辑图表模块，又可以编辑原理图图表模块编辑是主要的顶层设计的主要方法原理图编辑是传统的设计输入方法用户可以利用加入Quartus II 提供的LPMs，宏功能等涵数
文件驱动流程: 非内部链接
如果用一个非内部链接的 EDA 工具产生 VHDL, Verilog, EDIF 文

quartusii设计中的差分信号在例化时的命名规则

quartusii设计中的差分信号在例化时的命名规则
在Quartus II中进行设计时，如果使用了差分信号，如DDR的IP中的mem_ck与mem_ck_n、mem_dqs与mem_dqs_n，在将其引入输出端
口时，对其命名有一定的规则，否则就会出现错误。

一般来说，差分信号的命名规则包括以下几点：
1. 信号名称：差分信号的名称应该简洁明了，能够清晰地表达出信号的含义和用途。

通常，信号名称会包含一个前缀和一个后缀，前缀表示信号的名称，后缀表示信号的方向（如“_n”表示反向）。

2. 信号前缀：差分信号的前缀应该相同，以便于识别和区分。

例如，在DDR的IP中，mem_ck和mem_ck_n的前缀都是“mem_ck”，表示它
们是一对差分信号。

3. 信号后缀：差分信号的后缀应该表明信号的方向。

例如，“_n”表示反向，“_p”表示正方向。

4. 信号连接：差分信号应该成对出现，即一个正信号和一个反信号。

在Quartus II中，可以通过例化的方式将差分信号引入输出端口。

例如，对于DDR的IP中的mem_ck和mem_ck_n，可以使用“.mem_ck(mem_ck_1) // .mem_ck”和“.mem_ck_n(mem_ck_n_1) // .mem_ck_n”的语句将其引入输出端口。

总之，在Quartus II中设计时，对于差分信号的命名规则需要遵循一定的规范，以确保设计的正确性和可读性。

同时，还需要注意差分信号的连接方式，确保正信号和反信号能够正确地配对使用。

QuartusII中各种文件的含义

Quartus II中各种文件的含义工程文件.qpf*.bit 下载配置文件(.sof—JTAG/.pof—AS)。

*.bld 报告文件。

*.edn 网表文件。

*.dly 异步延时报告对于最坏的20个路径。

*.fdo 自动创建的仿真宏文件。

*.fnf 文件为floorplan 文件。

*.mpf 文件来存储对设计的物理约束。

*.mfp 由Floorplanner 产生的布局规划期的实现指导文件。

*.mrp 映射报告文件。

*.nav 报告文件和bld 一样的内容但是察看方式不同。

*.ngd 综合之后的包含了ucf和网表信息的文件。

*.ngc 包含了逻辑设计数据和约束的网表。

*.ncf 网表的约束文件工具自动生成与ucf一样但ucf优先级更高。

*.nmc 物理宏库单元文件包含了物理宏库的定义同时这个物理宏可以在FPGA底层编辑器中以及HDL编码中实例化。

*.nce 布局布线后设计。

*.ncd native circuit description 根据所选器件由ngd文件映射后生成的使用CLB和IOB描述一个提供给布局布线信息的文件。

*.pcf 物理约束文件，约束设计的物理位置，含有设计的时钟频率工作电压,All Location and Timing Constraints are written to a PCF during MAP。

*.pwr 功耗报告文件。

*.pad 管脚约束报告。

导入引脚文件.csv*.par 布局布线报告。

*.sdf 布局布线后的延时反标文件。

*.twr 映射后静态时序报告。

*.twx 布局布线后静态时序报告。

*.ucf 用户约束文件。

*.v verilog文件。

*.vhd vhdl 文件。

*.xml为用户设置文件保存Xpower 的主要设置。

Quartus II文件管理方式

Quartus II文件管理方式
Quartus II以工程（Project）的方式管理整个项目的设计及其他设计文件，如下图1所示。

因此在做项目具体设计之前，需要为项目建立工程（*.qpf），由于整个项目会生成非常多的辅助文件，所以要求把所有设计文件放在某一文件夹中，并且此文件名及其路径中不能出现空格及中文字符。

（ProjectName.qpf）
项目的设计文件均在当前工程中创建。

Quartus II设有一顶层入口文件（默认文件名与工程文件名相同，此文件一般为整个项目的总电路设计文件），软件只对此顶层文件进行编译和仿真，因此若要对其他设计文件（如子电路设计文件）进行仿真，需要将此文件设置为顶层入口文件。

方法为：在导航栏中右击此文件，在弹出菜单中选择Set as Top-Level Entity命令，如图2所示。

图2。

QUARTUSII简介

2 Qua r tus II开发系统介绍2.1 Quartus II简介Max+plus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。

目前Altera已经停止了对Max+plus II 的更新支持。

Quartus II 是Altera公司继Max+plus II之后开发的一种针对其公司生产的系列CPLD/PGFA器件的综合性开发软件，它的版本不断升级，从4.0版到10.0版，这里介绍的是Quartus II 8.0版，该软件有如下几个显著的特点：1、Quartus II 的优点该软件界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的EDA工具软件。

该软件具有开放性、与结构无关、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。

具有运行速度快，界面统一，功能集中，易学易用等特点。

2、Quartus II对器件的支持Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘积项器件。

支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。

支持IP核，包含了LPM/MegaFunction宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

Quartus II教程

第3章 Altera Quartus II软件开发向导基于Altera Quartus II软件的设计方法有模块编辑法、文本编辑法、宏模块编辑法和包含前三种方法的混合编辑法。

宏模块设计法放在第6章讲述，本章通过实例简单介绍使用Quartus II软件的模块原理图编辑法、文本编辑法和包含前两种方法的混合编辑法。

3.1模块编辑及设计流程Quartus II软件的模块编辑器以原理图的形式和图标模块的形式来编辑输入文件。

每个模块文件包含设计中代表逻辑的框图和符号。

模块编辑器可以将框图、原理图或符号集中起来，用信号线、总线或管道连接起来形成设计，并在此基础上生成模块符号文件（.bdf）、AHDL Include文件（.inc）和HDL 文件。

3.1.1 原理图输入文件的建立在这里我们设计非常简单一个二输入的或门电路。

它只包含一个或门、两个输入引脚和一个输出引脚。

首先创建一个原理图形式的输入文件。

步骤如下：（1）打开模块编辑器单击【File】|【New】，弹出新建文件对话框，如图3.1所示。

图3.1 新建文件对话框选择文件类型【Block Diagram/Schematic File】，打开模块编辑器，如图3.2所示。

使用该编辑器可以编辑图标模块，也可以编辑原理图。

·217·图3.2 模块编辑器Quartus II提供了大量的常用的基本单元和宏功能模块，在模块编辑器中可以直接调用它们。

在模块编辑器要插入元件的地方单击鼠标左键，会出现小黑点，称为插入点。

然后鼠标左键，弹出【Symbol】对话框，如图3.3所示。

或者在工具栏中单击图标，也可打开该对话框。

图3.3 Symbol对话框在Symbol对话框左边的元件库【Libraries】中包含了Quartus II提供的元件。

它们存放在\altera\quartus60\libraries\的子目录下，分为primitives、others、megafunctions三个大类。