蒋立平版数字逻辑电路与系统设计习题答案

蒋立平版数字逻辑电路与系统设计 第1章习题及解答
1.1 将下列二进制数转换为等值的十进制数。

（1） （11011）2
（2
（10010111）2 （3） （1101101）2
（4 （11111111）2 （5） （0.1001）2 （6 （0.0111）2 （7） （11.001）2 （8 （101011.11001）2
题1.1 解： （1） （11011）2 =（27）10
（10010111）2 =（151）10
（3） （1101101）2 =（109）10 （11111111）2 =（255）10
（5） （0.1001）2 =（0.5625）10 （0.0111）2 =（0.4375）10
（7） （11.001）2 =（3.125）10 （101011.11001）2 =（43.78125）10
1.3 数。

（1） （1010111）2
（110111011）2 （3） （10110.011010）2
（4） （101100.110011）2 题1.3 解： （1） （1010111）2
=（57）16 =（127）8
（2） （110011010）2 =（19A ）16 =（632）8 （3） （10110.111010）2 =（16.E8）16 =（（4） （101100.01100001）2 =（2C.61）16 =1.5 将下列十进制数表示为8421BCD 码。

（1） （43）10 （95.12）10 （3） （67.58）10 （ （932.1）10
题1.5 解：
（1） （43）10 =（01000011）8421BC D
（2） （95.12）10 =（10010101.00010010）8421BC D （3） （67.58）10 =（01100111.01011000）8421BC D （4） （932.1）10 =（1.7 将下列有符号的十进制数表示成补二进制数。

（1） +13 （2）−9 （3）+3 （4）−题1.7解：
（1） +13 =（01101）2 （（10111）2
（3） +3 =（00011）2 （（11000）2
1.9 用真值表证明下列各式相等。

（1） B A B B +=++ （2） ()()()AC AB C B A
⊕=⊕
（3） ()
C B A C B A +=+
（4） C A B A C A AB +=+
题1.9解：
（1）
证
明
()
C
B A
C B A +=+式。

（1）
D C A BC C A B A F
+++=
（2）()
()D CD A C A A F +++=
（3）()()B
D A C B D D D B F
++++=
（4）()D C B AD C B A F +++=
（5）()C A B AC F ⊕++=
（6）()()
C B B A F
⊕⊕=
题1.11解： （
1
）
BC A D C A BC C A B A F +=+++= （2）()
()CD A D CD A C A A F +=+++=
（3
）
()()
C
B B A D B D A
C B
D D D B F ++=++++= （4）()D C B A D C B AD C B A F +=+++=
（
5
）
()AC C A B AC F +=⊕++=
（
6
）()()C A BC B A C B B A F ++=⊕⊕=或
C A C B AB ++=
1.13 用卡诺图将下列逻辑函数化成最简与或表达式。

（1）()D C A C B A D C B A F ++⊕= 且
0=+CD AB
（2）B A C A F += 且C B A ,,不能同时为0
或同时为1 （
3
）
()()()∑∑+=4,27,6,5,3,,d m C B A F
（4）()()()
∑∑+=11,10,9,3,2,113,8,6,4,0,,,d m D C B A F
（
5
）
()()()∑∑+=11
,5,4,3,210,8,1,0,,,d m D C B A F
（
6
）
()()(
)
∑∑+=13,2,1,012,10,9,8,5,3,,,d m D C B A F
题1.13解：
（1）()D C A C B A D C B A F ++⊕= 且
0=+CD AB
AC D A B F ++= （2）A F += 且C B A ,,不能同时为0
或同时为1 C B F +=
（
3
）
()()()∑∑+=4,27,6,5,3,,d m C B A F
B A F +=
（
4
）
()()()
∑∑+=11,10,9,3,2,113,8,6,4,0,,,d m D C B A F B D C A D A F ++=
（
5
）
()()()
∑∑+=11,5,4,3,210,8,1,0,,,d m D C B A F B A D B F +=
或
C A
D B F +=
（
6
）
()()()
∑∑+=13,2,1,012,10,9,8,5,3,,,d m D C B A F C A D C B A D B F +++= 1.15将下列逻辑函数化简为或非—或非式。

（1）C B C B A F
+=
（2）()()()C
B A
C B A C A F +++++=
（3）()
D B A D C B C AB F ++=
（
4
）
()∑=13,11,10,9,8,3,2,0),,,(m D C B A F
题1.15解： （1）C B C B A F +=
C B C A C B F +++++=
或
B A
C B C B F +++++=
（2）()()()C
B A
C B A C A F +++++=
C B A C A C B F ++++++=
（3）()()∑=10,9,8,1,0,,,m D C B A F C A D C B F ++++=
（
4
）
()∑=13,11,10,9,8,3,2,0),,,(m D C B A F D B C B D C A F ++++++= 第2章习题及解答 2.1判断图P2.1所示电路中各三极管的工作状态，并求
出基极和集电极的电流及电压。

Ω30k (a)
(b)
图P2.1
题2.1 解：
(a)三极管为放大状态；设V V CES
3.0=有：
mA I B
106.050
7
.06=-=
mA I C 3.550106.0=⨯=
V V B 7.0= V V C 7.6=
(b)三极管为饱和状态； V V B
7.0=
V V V CES C 3.0==
mA I B 177.030
7.06=-=
mA I C 9.13
3.06=-=
2.3试画出图P2.3中各门电路的输出波形，输入A 、B 的波形如图中所示。

A B 题0t
B
0t
F 10t
F
2
t
F 3
2.5指出图P2.5中各TTL 门电路的输出为什么状态（高电、低电平或高阻态）？
&
&
F 1
F 5
V CC V CC V CC
V IH
V V IL V EN
图P2.5
题2.5 解：
01=F ；12=F ；13=F ；04=F ； 5F 为高阻；6F 为高阻；17=F ；08=F 。

个输入端应怎样连接，才能
≥1
B A +AB
F =2CD
AB F +=3F 4
图P2.7
题2.7 解：
&
≥1
B
A F +=1AB
F =2CD
AB F +=3F
A 1
B A 0
B 0
2.9 试写出图P2.9所示CMOS 电路的输出逻辑表达式。

(b)
图P2.9
题2.9 解：
B
A B A F +=⋅=1；
B A B A F ⋅=+=2
2.11试写出图P2.11中各NMOS 门电路的输出逻辑表达式。

图P2.11
题2.11 解： A
F =1
⊙
B
；
()
C B A F +=2 ；
()()CD AB E C A D B E F +⋅+++⋅=3
2.13试说明下列各种门电路中哪些可以将输出端并联使用(输入端的状态不一定相同)。

(1)具有推拉式输出级的TTL 电路； (2)TTL 电路的0C 门；
(3)TTL 电路的三态输出门；
(4)普通的CMOS 门；
(5)漏极开路输出的CMOS 门； (6)CMOS 电路的三态输出门。

题2.13 解： (1)、（4）不可以；（2）、
（3）、（5）、（6）可以。

第3章习题及解答
3.1分析图P3.1所示电路的逻辑功能，写出输出逻辑表
达式，列出真值表，说明电路完成何种逻辑功能。

F
图P3.1
题3.1 解：根据题意可写出输出逻辑表达式，并列写真
值表为：
B A AB F += 该电路完成同或功能
3.2 分析图P3.3所示电路的
逻辑功能，写出输出1F 和2F 的逻辑表达式，列出真值表，说明电路完成什么逻辑功能。

A B C
图P3.3
题3.3 解：根据题意可写出输出逻辑表达式为：
AC
BC AB F C
B A F ++=⊕⊕=21
3.5 写出图P3.5所示电路的逻辑函数表达式，其中以S3、
S2、S1、S0作为控制信号，A，B作为数据输入，列
表说明输出Y在S3～S0作用下与A、B的关系。

图P3.5
题3.5 解：由逻辑图可写出Y的逻辑表达式为：
A
B
S
B
S
B
A
S
AB
S
Y+
+
⊕
+
=
1
2
3
图中的S3、S2、S1、S0作为控制信号，用以选通待
传送数据A、B，两类信号作用不同，分析中应区别
开来，否则得不出正确结果。

由于S3、S2、S1、S0
共有16种取值组合，因此输出Y和A、B之间应
有16种函数关系。

列表如下：
3.7 设计一个含三台设备工作的故障显示器。

要求如下：
三台设备都正常工作时，绿灯亮；仅一台设备发生
故障时，黄灯亮；两台或两台以上设备同时发生故
障时，红灯亮。

题3.7 解：设三台设备为A、B、C，正常工作时为1，出现故障时为0；
F1为绿灯、F2为黄灯、F3为红灯，灯亮为1，
灯灭为0。

C
B
B
A
F
C
AB
C
B
A
BC
A
F
ABC
F+
+
=
+
+
=
=
3
2
1
;
;
根据逻辑表达式可画出电路图（图略）。

3.9 设计一个组合逻辑电路，该电路有三个输入信号
ABC，三个输出信号XYZ,输入和输出信号均代表一
个三位的二进制数。

电路完成如下功能：
当输入信号的数值为0，1，2，3时，输出是一个比
输入大1的数值；
当输入信号的数值为4，5，6，7时，输出是一
个比输入小1的数值。

AC
BC
AB
X+
+
=
C
B
A
Y⊕
⊕
=C
Z=
根据逻辑表达式可画出电路图（图略）。

3.11 试用与非门设计一个组合电路，该电路的输入X及
输出Y均为三位二进制数，要求：当0≤X≤3时，
Y=X；
当4≤X≤6时，Y=X+1，且X≯6。

题3.11 解：因为X和Y均为三位二进制数，所以设X为
1
2
x
x
x， Y为
1
2
y
y
y，其中
2
x和
2
y为高位。

化简后得到012分别为 22x y =
0211x x x y +=
02020x x x x y +=
因为要用与非门电路实现，所以将0
12y y y 写成与非—与非式：
22x y =
0210211x x x x x x y ⋅=+=
022********x x x x x x x x x x y ⋅⋅⋅=+=
根据逻辑表达式可画出电路图（图略）。

3.13 设A 和B 分别为一个2位二进制数，试用门电路设
计一个可以实现Y=A ×B 的算术运算电路。

题3.13 解：根据题意设A=a 1a 0;B=b 1b 0;Y=y 3y 2y 1y 0,列出真值表为
321001013b b a a y =
00112b a b a y =
011010011b a b a b a b a y +=
000b a y =
根据逻辑表达式可画出电路图（图略）。

3.15 判断逻辑函
数
C B A C B A
D B D B A F +++=，当输入变量ABCD 按0110
0011,10101111,11000110→→→变化时，是否存在静态功能冒险。

题3.15 解： 画出逻辑函数F 的卡诺图如图所示：
10
AB
CD
0001110001111011
1
1
11
1
11
（1）可以看出当输入变量ABCD 从0110变化到1100时会经历两条途径，即
0110→1110→1100 和0110→0100→1100，由于变化前、后稳态输出相同，都为1，而且对应中间状态的输出也为1，故此变化不存在静态功能冒险。

（2）同理从1111到1010经历的两条途径1111→1110→1010存在1冒险；而1111→1011→1010不存在静态功能冒险。

（3）从0011到0110经历的两条途径0011→0010→0110和→0110，都会产生0冒险。

个4线—2线二进制优先编码器。

编210A A A ，3A 优先级最高，0A 优10Y Y ，要求加一G 输出端，以指示最低优效。

可列出真值表，求表达式，画出4.1可知3210G A A A A =。

(a)0 0 0 0
0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 000000000000000000000000001010001111101011000010
3A 2A 1A 0A 1Y 0Y G
真值表
3A 2
A 1A A 00 01 11 10
001
00011110
00000001101
1
1
3A 2
A 1A 0
A 03231
Y A A A A =+00 01 11 10
000
00011110
00100001110
3A 2
A 1A 0
A 132
Y A A =(b) 求输出表达式
图 题解4.1
4.3 试用3线
器。

译码题4.3 解：5EN
A 0A 1A 2
A 3A 4
图 题解4.3
4.5写出图P4.5所示电路输出1F 和2F 的最简逻辑表达
式。

译码器74138功能表如表4.6所示。

⑷ (,,,)F A B C D BC A CD A CD AB C D AB CD
=++++
⑸
(,,,)(0,2,3,5,6,7,8,9)
(1015)F A B C D m d =+∑∑
题4.9解：如将A B C 、、按高低位顺序分别连接到数据选择器74151的地址码输入端，将数据选择器的输出作为函数值F 。

则对各题，数据选择器的数据输入端信号分别为：（注意，数据选择器的选通控制端ST 必须接有效电平，图略）
⑴
013624570,1D D D D D D D D ========
⑵ 067123450,1
D D D D D D D D ========
⑶
023614570,1
D D D D D D D D ========
⑷
05142637,,1,0
D D D D D D D D D D ========
⑸
02134567,,1,0D D D D D D D D D D ========或1
4.11图P4.11为4线-2线优先编码器逻辑符号，其功能见图
4.3（a ）真值表。

试用两个4线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门，设计一个带无信号编码输入标志的8线-3线优先编码器。

1234
HPRI/BCD
12
3
X 2X 1X 0X 1
A 0A EO
图 P4.11
题4.11解：由图4.3（a ）真值表可见，当编码器无信号
输入时，1EO =，因此可以利用EO 的状态来判断扩展电路中哪一个芯片有编码信号输入。

所设计电路如图题解4.11所示，由电路可见，当高位编码器（2）的
0EO =时，表示高位编码器（2）有编码信号输入，
故选通数据选择器的0通道，将高位编码器（2）的码送到10Y Y 端；当高位编码器（2）的1EO =时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信号输入，也可能无编码信号输入，则将低位编码器（1）的码送到10Y Y 端（当无编码信号输入输入时，1000YY =）。

编码器输出的最高位码，由高位编码器（2）的EO 信号取反获得。

由电路可见，
1Y EO =表示无编码信号输入。

X X X X X X X X 2
Y 1
Y 0
Y Y 图 题解4.11
4.13 试用一片3线—8线译码器74138和两个与非门实现一位全加器。

译码器74138功能表如表4.6所示。

题4.13解：全加器的输出逻辑表达式为：
111(,,)()()(1
i i i i i i i i i i i i i i S A B C A B A B C A B A B C m ---=+++=∑
11(,,)()(3,5,6,7)i i i i i i i i i i i C A B C A B A B C A B m
--=++=∑
式中，i i A B 、为两本位加数，
1i C -为低位向本位的进位，i S 为本位和， i C 为本位向高位的进位。

根据表
达式，所设计电路如图题解4.13所示。

C B A
S i
图 题解4.13
i
4.15
写出图P4.15所示电路的输出最小项之和表达式。

F (a,b,c,d )
图P4.15
题
4.15解：
()()S ab ab CI ab ab CI ab ab =+++=+
()CO ab ab CI ab a b ab
=++=⊕+＝a b +
0()()D S CO ab ab a b ab =⊕=+⊕⊕+
1
0D D =
23D CO
D CO ==
(,,,)(1,3,5,6,9,10,12,14)F a b c d m =∑
4.17 试完善图4.47所示电路设计，使电路输出为带符号
的二进制原码。

题4.17解：由于加减器的输入均为二进制正数，所以，当1S =电路作加法时，输出一定为正，这时图4.47中的4C 表示进位。

当0S =时，电路作减法运算，电路实现
22()()P Q -功能。

由例 4.15分析可知，当22()()0P Q -≥时，41C =，电路输出4321Y Y Y Y 即为
原码；当22()()0P Q -<时，40C =，应将电路输出
4321Y Y Y Y 取码，使其成为原码。

设电路符号位为F ，进
位位为5Z ，可写出F 和5Y 的表达式为4F SC =，
54Y SC =。

当1F =时，须对4321Y Y Y Y 取码。

所设计电
路如图题解4.17所示。

S
图
Z 1Z 2Z 3Z 4Z 5
F
*4.19 试用两片4位二进制加法器7483和门电路设计一个8421BCD 码减法器，要求电路输出为带符号的二进制原码。

7483的逻辑符号如图4.46(b)所示。

（提示：BCD 码减法和二进制减法类似，也是用补码相加的方法实现，但这里的补码应是10的补，而不是2的补。

求补电路可用门电路实现） 题4.19解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个BCD 码加法器（见例4.16）。

由于用加法器实现减法运算，须对输入的减数取10的补，另外，还须根据BCD 码加法器的进位信号的状态来决定是否对BCD 码加法器输出信号进行取补。

所设计的电路框如图题解4.19所示。

图中，A 为被减数，B 为减数，Y 为差的原码，G 为符号位。

com10s 为求10的补码电路，该电路可根据10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。

bcdsum 为BCD 码加法器，可利用例4.16结果，也可自行设计。

selcom10s 为判断求补电路，当bcdsum 输出进位信号C 为1时，表示结果为正，Y S =；当C 为0时，表示结果为负，Y 应是S 的10 的补码，利用com10s 电路和数据选择器，很容易完成该电路设计。

（电路详解略）
A
B
图 题解4.19
和一片3比较器。

1位，1。

数译码连接器图题解
10B 为两0=；
210210
图 题解4.23
1
F
4.25 试用一片4位数值比较器74HC85构成一个数值范围
指示器，其输入变量ABCD 为8421BCD 码，用以表示一位十进制数X 。

当X ≥5时，该指示器输出为1。

否则输出为0。

74HC85功能表如表4.15所示。

题4.25解：该题最简单的解法是利用4位数值比较器74HC85将输入的8421BCD 码与4比较，电路图如图题解4.25所示。

图 题解4.25
A 0A 1A 2A 3
100F
4.27 试用4位数值比较器74HC85和逻辑门，设计一个能
同时对3个4位二进制数进行比较的数值比较器，使该比较器的输出满足下列真值表要求(设3个二进制分别为：
20123)(x x x x X =,20123)(y y y y Y =,
20123)(z z z z Z =。

74HC85功能表如表4.15所示。

100000000100000000100000000100000000100000000100000000100
0001
X Y Z
>>X Z Y >>Y X Z >>Y Z X >>Z X Y >>Z Y X >>X Y Z
==其它情况
条 件
f 1f 2
f 3f 4f 5f 6f 7
f 表 P4.27
题4.27解：首先用3个数值比较器74HC85分别完成X 和
Y 、X 和Z 、Y 和Z 之间的比较，
比较的结果有3组，分别是()X Y F >，()X Y F =，()X Y F <；()X Z F >，()X Z F =，
()X Z F <；()Y Z F >，()Y Z F =，()Y Z F <。

利用这3组结果，
根据题目要求，加8个门电路，可完成电路设计。

电路图如图题解4.27所示。

3x 0x 3y 0y ⋅⋅⋅⋅⋅⋅3z 0
z ⋅⋅⋅图 题解4.27
30⋅⋅⋅ 4.29 试用两片74HC382ALU 芯片连成8位减法器电路。

74HC382的逻辑符号和功能表如图4.65所示。

题4.29解：两片74HC382ALU 芯片连成8位减法器电路如图题解4.29所示。

图中ALU （1）为低位芯片，ALU （2）为高位芯片，要实现减法运算，选择码210S S S 必须为001
，低位芯片的C N 输入必须为0。

图 题解4.29
A 0A 1A 2A 3
B 0B 1B 2B 3
1100
习题
5.1 请根据图P5.1所示的状态表画出相应的状态图，其
中X 为外部输入信号，Z 为外部输出信号，A 、B 、C 、D 是时序电路的四种状态。

A B C D D/1D/1D/1B/1
Q n+1/Z Q n
X
B/0C/0A/0C/001
A B C D
D/0C/0B/0B/1
Q
n+1
/Z Q n
X
B/0B/0C/0C/0
01
图P5.1
图
P5.2
题5.1 解：
图 题解5.1
5.3 在图5.4所示RS 锁存器中，已知S 和R 端的波形如图
P5.3所示，试画出Q 和Q 对应的输出波形。

R S
图P5.3
题5.3 解：
图 题解5.3
5.5 在图5.10所示的门控D 锁存器中，已知C 和D 端的波
形
如图P5.5所示，试画出Q 和Q 对应的输出波形。

图P5.5
题5.5 解：
图 题解5.5
5.7 已知主从RS 触发器的逻辑符号和CLK 、S 、R 端的
波形如图P5.7所示，试画出Q 端对应的波形（设触发器的初始状态为0）。

(a)
CLK S R
(b)
图P5.7
题5.7 解：
CLK S R Q
图 题解5.7
5.9 图P5.9为由两个门控RS 锁存器构成的某种主从结构
触发器，试分析该触发器逻辑功能，要求： （1）列出特性表； （2）写出特性方程； （3）画出状态转换图； （4）画出状态转换图。

图 题解5.9
题5.9 解：
1n n n Q XQ YQ +=+
（
3） 状态转换图为：
X=1X=0Y=X=
Y=1
X=×Y=0
图 题解5.9
（3）
（4）该电路是一个下降边沿有效的主从JK 触发器。

5.11 在图P5.11（a ）中，FF 1和FF 2均为负边沿型触发器，
试根据P5.11（b ）所示CLK 和X 信号波形，画出Q 1、Q 2的波形（设FF 1、FF 2的初始状态均为0）。

(a)
X
(b)
CLK
图P5.11
题5.11 解：
CLK X Q 1
Q
2
图 题解5.11
5.13 试画出图P5.13所示电路在连续三个CLK 信号作用
下Q 1及Q 2端的输出波形（设各触发器的初始状态均为0）。

图P5.13
题5.13 解：
Q 1Q
图 题解5.13
5.15 试用边沿D 触发器构成边沿T 触发器。

题5.15 解：
D 触发器的特性方程为：D Q n =+1
T 触发器的特性方程为：n n Q T Q ⊕=+1
所以，n Q T D
⊕=
5.17请分析图P5.17所示的电路，要求：
（1）写出各触发器的驱动方程和输出方程； （2）写出各触发器的状态方程；
（3）列出状态表；
（4）画出状态转换图。

题（1） 驱动方程为：
01n J X Q = 01K =；
10
n
J XQ = 1K X =；
输出方程为：1n Z
XQ =
（2） 各触发器的状态方程分别为：
1
1
n n n
Q
X Q Q
+=；
1011n n n n
Q XQ Q XQ =+
X/Z
Q 1Q 0−−−→
0001
1/0
0/0
1/01/1
1/1
图P5.19
题5.19 解：
（1） 驱动方程为：
111==K J ；
n n Q Q J 132= n Q K 12=；
n
n Q Q J 123= n Q K 13=；
（2） 各触发器的状态方程分别为：
n n Q Q 111=+； n n n n n n Q Q Q Q Q Q 1212312+=+；
n n
n n n n Q Q Q Q Q Q 131231
3
+=+；
000
001
321
Q Q Q 010
011
100
101
111
110
图 题解5.19（4）
5.21下图是某时序电路的状态图，该电路是由两个D 触
发器FF 1和FF 0组成的，试求出这两个触发器的输入信号D 1和D 0的表达式。

图中A 为输入变量。

图P5.21
题5.21 解：
A 0001010
1Q 1Q 0
101111×11D 1
×A 0001010
0Q 1Q 0
101111×00D 0
×
图 题解5.21
所以，这两个触发器的输入信号D 1和D 0的表达式分别为：
110n n D A Q Q =++ 010
n n D AQ AQ =+ 5.23 试用JK 触发器和少量门设计一个模6可逆同步计数
器。

计数器受X 输入信号控制，当X=0时，计数器做加法计数；当X=1时，计数器做减法计数。

题5.23 解：
由题意可得如下的状态图和状态表：
分离1
2
+n Q 、1
1
+n Q 、1
+n Q 的卡诺图，得
12
+n Q 1
1+n Q 1
+n Q ()()n n n n n n n n n Q XQ Q X Q Q Q X Q Q X Q 2
002010112⋅++⋅+=+
()()n n n n n n n n n Q
XQ Q
X Q Q Q X Q
XQ Q 1
1
2
2
1
1⋅++⋅+=+
n n Q
Q
10
=+
所以，
n n n
n
Q Q X Q Q X J 01012+=
n n n Q
X Q X Q X K 00
02⊕=+=
n
n
n n Q XQ Q Q X J 020
21+=
n
n n Q X Q X Q X K 0
001⊕=+= 100==K J
电路能自启动。

（图略）
注：答案不唯一 第6章题解：
6.1 试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余3BCD 码计数器。

题6.1 解：余3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。

1
6.3 试用D 数器。

题6.3 解：根驱动方程为:
1333031210122202131011110320320
100321321321321n n n n n n
n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n n
Q D Q Q Q Q Q Q Q Q D Q Q Q Q Q Q Q Q D Q Q Q Q Q Q Q Q Q D Q Q Q Q Q Q Q Q Q Q Q Q ++++==++==++==++==+++
按方程画出电路图即可，图略。

6.5 试用4位同步二进制计数器74163实现十二进制
计数器。

74163功能表如表6.4所示。

题6.5 解：可采取同步清零法实现。

电路如图题解6.5所示。

图 题解6.5
6.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD 码十进制计数器，M=1时电路为5421BCD 码十进制计数器，5421BCD 码计数器状态图如下图P6.7所示。

74163功能表如表6.4所示。

图 P 6.7
Q 3Q 2Q 1Q 0
1010
图 题解6.7
M
6.9 试用同步十进制计数器74160和必要的门电路设
计一个365进制计数器。

要求 各位之间为十进制关系。

74160功能表如表6.6所示。

题6.9 解：用3片74160构成3位十进制计数器，通过反馈置数法，完成365进制计数器设计。

电路如图题解6.9所示。

图 题解6.9
6.11 图P6.11所示电路是用二—十进制优先编码器
74147和同步十进制计数器74160组成的可控制分频器。

已知CLK 端输入脉冲的频率为10KHz ，试说明当输入控制
信号A ，B ，C ，D ，E ，F ，G ，H ，I 分别为低电平时，Y 端输出的脉冲频率各为多少。

优先编码器74147功能表如表4.4所示，74160功能表如表6.6所示。

CLK
0123
Y
A B E I 图 P6.11
题6.11 解: 当0A =时，74160构成模9计数器，
Y 端输出频率为10
9
KHz ；
当0B =时，74160构成模8计数器，Y
端输出频率为10
8
KHz ；
当0C =时，74160构成模7计数器，Y
端输出频率为10
7
KHz ；
当0D =时，74160构成模6计数器，Y
端输出频率为
10
6
KHz ； 当0E =时，74160构成模5计数器，Y
端输出频率为10
KHz ；
当0I =时，74160循环置9，Y 端输出
频率为0Hz ；
6.13 试用D 触发器、与非门和一个2线—4线译码器设
计一个4位多功能移位寄存器，移位寄存器的功能表如图P6.13所示。

S A S B 0 00 11 01 1
功 能
右 移左 移同步清零同步置数
图 P6.13
单元示意(左侧为i -1单元，右侧为i +1题解6.13所示。

Q S S 图 题解6.13
6.15 参照串行累加器示意图（见图6.40），试用4片移位
寄存器79194、一个全加器和一个D 触发器设计一个
8位累加器，说明累加器的工作过程，画出逻辑图。

移位寄存器79194功能表如表6.10所示。

题6.15 解: 8位串行累加器电路如图题解6.15所示。

累加器的工作过程为：首先通过清零信号使累加器清零，然后使11A B
S S =，电路进入置数状态，这时可将第一
组数送到并行数据输入端，在CLK 脉冲作用下，将数据存入右侧输入寄存器中。

其后，使电路改变成右移状态（01A B
S S =）
，在连续8个CLK 脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。

接着可并行
输入第2组数据，连续8个CLK 移位脉冲作用后，输出寄存器的数据将是前两组数据之和。

以此往复，实现累加功能。

CLK
S A
R D
S B 置数移位控制清零并行输入低4位
图 题解6.15
6.17 试用移位寄存器79194和少量门设计一个能产生序
列信号为00001101的移存型序列信号发生器。

移位寄存器79194功能表如表6.10所示。

题6.17 解:
（1）电路按下列状态变换(0123Q QQ Q )：
0000→0001→0011→0110→1101→1010→
0100→1000→0000
（2）使74194工作在左移状态(S A ＝1，S B ＝0)
若考虑自启动，S 020123L
D Q Q Q Q Q Q =+
（结果不唯一），电路图如图题解6.17所示。

1
01
图 题解6.17
6.19 试分析图P6.19所示电路，画出完整状态转换图，说
题解6.19
11
图 P6.18
Y 输入
1
10
习题
7.1 若某存储器的容量为1M ×4位，则该存储器的地
址线、数据线各有多少条？ 题7.1 解：
该存储器的地址线有10条，数据线有2条。

7.3 某计算机的内存储器有32位地址线、32位并行数
据输入、输出线，求该计算机内存的最大容量是多少？ 题7.3 解：
该计算机内存的最大容量是232×32位。

7.5 已知ROM 的数据表如表P7.5所示，若将地址输入
A 3、A 2、A 1和A 0作为3个输入逻辑变量，将数据输出F 3、F 2、F 1和F 0作为函数输出，试写出输出与输入间的逻辑函数式。

表P7.5
0 0 0 0
0 0 0 10 0 1 00 0 1 10 1 0 00 1 1 01 0 0 01 0 1 01 0 1 11 1 0 01 1 1 01 1 1 1
0 0 0 00 0 0 1
0 0 1 1
0 0 1 0
0 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 1
1 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0F 3F 2F 1 F 0
A 3A 2A 1 A 00 1 0 10 1 1 11 0 0 11 1 0 1
题7.5 解：
33)15~8(A m F =
=∑
2
323232)11~4(A A A A A A m F ⊕=+==∑ 1212121)13~10,5~2(A A A A A A m F ⊕=+==∑ 0
101011)14,13,10,9,6,5,2,1(A A A A A A m F ⊕=+==∑
7.7 请用容量为1K ×4位的Intel2114芯片构成4K ×4位的RAM ，要求画出电路图。

题7.7 解：
11
10
图 题解7.7
7.9 已知4输入4输出的可编程逻辑阵列器件的逻辑图
如图P7.9所示，请写出其逻辑函数输出表达式。

&与阵列
或阵列
113
A 2
A 11
1
A 0A ≥1≥1≥1≥1
F 0F 1F 2F 3
&&&&&&
图P7.9
题7.9 解：
10100A A A A F += 21211A A A A F += 32322A A A A F +=
33A F =
7.11 假设GAL 器件的结构控制字取值分别为：
1=SYN ，0=AC ，0)(=n AC ，
反馈
OE
EN
1
I/O(n) 1
来自
与门
阵列
来自邻级
输出(m)
图题解7.11
7.13 请问CPLD的基本结构包括哪几部分？各部分的
功能是什么？
题7.13 解：
CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编
程的逻辑模块、输入/输出模块和一些可编程的内
部连线阵列组成。

如Lattice公司生产的在系统可
编程器件ispLSI1032，主要由全局布线区（GRP）、
通用逻辑模块（GLB）、输入/输出单元（IOC）、
输出布线区（ORP）和时钟分配网络（CDN）构
成。

全局布线区GRP位于器件的中心，它将通用逻辑块GLB的输出信号或I/O单元的输入信号连
接到GLB的输入端。

通用逻辑块GLB位于全局
布线区GRP的四周，每个GLB相当于一个GAL
器件。

输入/输出单元IOC位于器件的最外层，它
可编程为输入、输出和双向输入/输出模式。

输出
布线区ORP是介于GLB和IOC之间的可编程互
连阵列，以连接GLB输出到IOC。

时钟分配网络
CDN产生5个全局时钟信号，以分配给GLB和
IOC使用。

7.15 若用XC4000系列的FPGA器件实现4线-16线译
码器，请问最少需占用几个CLB?
题7.15 解：
最少需占用8个CLB。

第一个CLB可以完成任意两个独立4变量逻辑函
数或任意一个5变量逻辑函数，产生两个输出。

而
4线-16线译码器由4个输入变量产生16个输出变
量，那么8个CLB的G、F组合逻辑函数发生器的
输入端均共用译码器的4个输入变量，而每个CLB
则分别完成译码器的16个输出变量中的2个输出。

具体实现如图题解7.15。

图题解7.15
第8章习题及解答
8.1 在图8.3（a）用5G555定时器接成的施密特触发电
路中，试问：
（1）当
CC
12V
V=时，而且没有外接控制电压时，
T+
V、
T-
V和
T
V
∆各为多少伏？
（2）当
CC
10V
V=时，控制电压
CO
6V
V=时，
T+
V、T-
V和
T
V
∆各为多少伏？
题8.1 解：⑴
2
8
3
T CC
V V V
+
==，
1
4
3
T C C
V V V
-
==，
V
V
V
V
T
T
T
4
=
-
=
∆
-
+
；
⑵6
T CO
V V V
+
==，
1
3
2
T C O
V V V
-
==，
3
T T T
V V V V
+-
∆=-=。

8.3 图P8.3（a）为由5G555构成的单稳态触发电路，若
已知输入信号
i
V的波形如图P8.3（b）所示，电路在t=0时刻处于稳态。

（1）根据输入信号
i
V的波形图定性画出
C
V和输出电
压
O
V对应的波形。

（2）如在5G555定时器的5脚和1脚间并接一只10K
的电阻，试说明输出波形会发生怎样的变化？
O
i
V O
t
15V
（
a ）
（b ）
图 P8.3
题8.3 解：（1）对应的波形如图题解8.3（a ）所示。

i
V V V
图 题解8.3（a ）
（2）如在5G555定时器的5脚和1脚间并接一只10K
的电阻，则输出脉冲宽度W1t 等于电容电压C V 从0
上升到CC 11
15V=7.5V 2
2
V =
⨯所需时间，
因此输出脉冲宽度W1t 要比图题解8.3（a ）波形中W t 窄。

对应的波形如图题解8.3（b ）所示。

i V V V
图 题解8.3（b ）
8.5 图P8.5（a ）所示是用集成单稳态触发电路74121和
D 触发器构成的噪声消除电路，图P8.5（b ）为输入信号。

设单稳态触发电路的输出脉冲宽度W t 满足
n W s t t t <<（其中n t 为噪声，s t 为信号脉宽），试
定性画出Q 和O V 的对应波形。

图 P8.5
题8.5 解：波形图如图题解8.5所示。

i
V t
Q
t
t
o
V
图 题解8.5
8.7 在图8.19所示用5G555定时器构成的多谐振荡器中，
若12 5.1k ΩR R ==，0.01μF C =，
CC 12V V =，试计算电路的振荡频率和占空比。

若
要保持频率不变，而使占空比1
2
q =，试画出改进电路。

题
8.7
解
：
（
1
）
112122 5.1223 5.13
T R R q T R R +⨯=
===+⨯
12T T T =+=122()(ln 2ln 2)R R R C ++120.7(2)R R C ≈+
12110.7(2)f T R R C
=
=
+310.73 5.10.0110-=⨯⨯⨯⨯3
9.3410=⨯Hz （2）改进电路如题解8.7所示。

O
R
图 题解8.7
为使占空比为1
2
q =，12R R R ==。

取电容
0.01C μ=F ，而要使振荡频率不变，应使
33
119.3410
0.720.0110f T R -===⨯⨯⨯⨯ Hz
得：127.65k ΩR R ==
8.9 分析图P8.9所示电路，说明：
（1）按钮A 未按时，两个5G555定时器工作在什么
状态？
（2）每按动一下按钮后两个5G555定时器如何工作？ （3）
画出每次按动按
钮后两个5G555定时器的输出电
压波形。

图 P8.9
题8.9 解：⑴ 按钮A 未按时，左边的555定时器构成的
单稳态触发电路处于稳态状态，输出为0；右边的555定时器构成的振荡器，处于清零状态。

⑵ 每按动一下按钮后，左边单稳态触发电路的就产
生一个宽度为w t 的正向脉冲输出， 211.1w t R C ==1.1S ；右边的定时器开始振荡，输出
脉
冲
波
形
，
其
振
荡
周
期
为
33430.7(2)0.9810T R R C -=+=⨯S 。

（3）波形示意图如题解8.9所示： i
t
t
t
o 1
图 题解8.9
第9章习题及解答
9.1 数字量和模拟量有何区别？A/D 转换和D/A 转换在数
字系统中有何主要作用？
题9.1 解：模拟量是指在时间上和幅值上均连续的物理
量，数字量是指在时间上和幅值上均离散的物理量。

模拟量通过取样、保持、量化和编码的变换，转换成数字量。

A/D 转换和D/A 转换是数字设备与控制对象之间的接口电路，分别实现模数转换和数模转换。

9.3 在图9.2所示的4位权电阻网络D/A 转换器中，如取
REF 6V V =，试求当输入数字量
32100110d d d d =时的输出电压值？
题9.3 解：根据权电阻网络D/A 转换器输出电压的计算公
式，当输入数字量32100110d d d d =时的输出电压值为-2.25V 。

9.5 图P9.5所示电路是用AD7520和同步十六进制计数器
74163组成的波形发生器电路。

已知AD7520的REF 10V V =-，试画出在时钟信号CLK 的连续作
用下输出电压O V 的波形，并标出波形图上各点电压的幅度。

O
V -ENP CLK
ENT LD CLR
图P9.5
题9.5 解：由于74163工作在计数状态，所以在时钟信号
CLK 的连续作用下，它的输出端3210Q Q Q Q 从
0000~1111不停地循环，AD7520的输入9876d d d d 也从0000~1111不停地循环。

根据AD7520芯片内部的倒T 形电阻网络结构和分流原理，即可画出输出电压O V 的波形图。

图 题解9.5
9.7 如果某个模拟信号的最高组成频率是20KHz ，那么最
低的取样频率是多少？
题9.7 解：根据取样定理，最小取样频率是40KHz 。

9.9 若采用有舍有入量化方式，将0~1V 的模拟电压换
成四位二进制代码，其量化单位∆应取何值？最大量化误差为多少V ？
题9.9 解：根据有舍有入量化的方法可知：量化单位
2V 31∆=
，最大量化误差为1
V 31。