多芯片陶瓷封装的结-壳热阻分析方法

多芯片陶瓷封装的结-壳热阻分析方法

高辉;仝良玉;蒋长顺

【摘要】随着半导体行业对系统高集成度、小尺寸、低成本等方面的要求,系统级封装(SiP)受到了越来越多的关注.由于多芯片的存在,SiP的散热问题更为关键,单一的热阻值不足以完整表征多芯片封装的散热特性.介绍了多芯片陶瓷封装的结-壳热阻分析方法,通过热阻矩阵来描述多芯片封装的散热特性.采用不同尺寸的专用热测

试芯片制作多芯片封装样品,并分别采用有限元仿真和瞬态热阻测试方法分析此款

样品的散热特性,最终获得封装的热阻矩阵.

【期刊名称】《电子与封装》

【年(卷),期】2016(016)007

【总页数】4页(P1-4)

【关键词】多芯片封装;陶瓷封装;热阻;热仿真;热阻测试

【作者】高辉;仝良玉;蒋长顺

【作者单位】无锡中微高科电子有限公司,江苏无锡214035;无锡中微高科电子有

限公司,江苏无锡214035;无锡中微高科电子有限公司,江苏无锡214035

【正文语种】中文

【中图分类】TN305.94

系统级封装（SiP）通常指将一个功能性的系统或子系统组装到单一的封装内。为

了实现系统性的功能，SiP包含两颗以上具有不同功能的芯片，可能还有无源器件、MEMS等，芯片可能有2D排布或三维堆叠的形式。SiP满足了半导体行业对系统

高集成度、小尺寸、低成本等方面的要求，因此受到了越来越多的关注。随着系统集成度的提高，封装体内热流密度增大，SiP的热管理和热分析变得更为关键。

陶瓷封装由于其气密性的特点，多被用在航空航天等军事领域。对于单芯片封装，封装器件的结-壳热阻可以根据相关的标准进行测试，如GJB548B-2005（方法1012热性能）、GB/T14862-93或 JEDEC JESD51-14等［1］。由于SiP产品

中存在多颗芯片，采用单一的热阻值很难准确描述内部多芯片的散热情况及芯片之间的耦合加热情况。

本文介绍了多芯片陶瓷封装的热阻分析方法，并采用不同尺寸的专用热阻测试芯片制作2D多芯片陶瓷封装样品，分别采用有限元方法和瞬态电测试法对封装电路进行热阻分析。

2.1 多芯片封装热阻分析方法介绍

封装的散热特性一般用热阻的概念来衡量，对于单芯片封装，热阻的定义如式（1）所示。

其中，Rjx表示芯片到某一参考位置的热阻，Tj为芯片结温，Tx为参考点的温度，Pd为芯片的功耗。对于陶瓷封装，常用的为热阻结-壳热阻（Rjc），表示芯片到

封装外壳的散热性能。Rjc体现封装自身的散热能力，后期的板级、系统级热分析可以用此参数简化分析模型。

系统级封装（SiP）的芯片排布可以采用3D堆叠或2D平铺的方式，由于芯片之

间存在相互加热现象，采用单一的热阻值不能有效描述封装的散热特性。多颗芯片同时发热的情况下，芯片的结温可以采用叠加原理来分析，即芯片温升等于自身加热功率造成的温升与其他芯片对其加热造成温升的叠加效果。

对于一个包含N颗芯片的封装，可以采用N×N阶的热阻矩阵来描述封装的散热

特性［4～5］。如图2所示的SiP器件包含两颗芯片，则最终获得的热阻矩阵结

构如式（2），其中Rii为每颗芯片的自热阻，表示每颗芯片到封装外壳的散热特

性；Rij为耦合热阻，表示第i颗芯片对第j颗芯片的耦合加热效果。

Rii可以按照单芯片封装的热阻分析方法进行确定，本文采用瞬态热阻分析法进行

自热阻的测试，下文将进行介绍。

对于耦合热阻Rij，主要用来表示芯片间的相互加热作用。本文采用的计算方法如下：

其中，ΔPi为第i颗芯片的功耗变化值，Ti和Tj分别为第i和第j颗芯片的结温。2.2 瞬态热阻测试方法

热阻测试中必须先测得芯片结温，目前业界多采用电学测试法测试芯片结温，具体可参照JEDEC JESD51-1电学法测试标准。根据GJB548B（方法1012热性能）

进行陶瓷封装结-壳热阻测试时，除了芯片结温，还需要采用热电偶进行封装外壳

温度（Tc）的测量。Tc的测试点一般在芯片的正下方，通常为外壳的最高温度点；但对多芯片封装来说，由于封装体内包含多颗芯片，最高壳温位置很难确定。

瞬态热阻测试法主要是根据对一个垂直于发热面的一维传热路径，当施加/断开加

热功率后，发热面温度的变化与时间的平方根呈线性关系。根据JEDEC JESD51-14瞬态双界面热阻测试方法，将待测器件贴于冷板上，改变器件与冷板界面状态（一次不添加填充物，另一次添加导热硅脂或油类物质）进行两次测量，并对两次测量的温度响应曲线进行处理获得结构函数曲线，则两条曲线分离点之前的热阻即为待测器件的结壳热阻。采用瞬态法进行热阻分析时，可以省略对壳温的测量，更适合于多芯片的热阻测量。

3.1 多芯片封装器件

图3所示为一款CSOP24型陶瓷封装外壳界面图及其内部的芯片分布，封装体内

共包含3颗芯片，其中，芯片1和芯片3的面积为1.91 mm×1.91 mm，芯片2

的面积为3.82 mm×3.82 mm，芯片的距离如图中所示，芯片1和芯片3距离约1.0 mm，芯片1和芯片2距离约0.64 mm。为方便对封装芯片结温的测量，3

颗芯片均为专用热阻测试芯片，芯片中心约80%的面积为有效发热区域，温敏二

极管处于芯片中心的位置。

3.2 多芯片封装结-壳热阻测试

根据JEDEC JESD51-14双界面瞬态热阻测试方法对CSOP24进行结壳热阻测试。热阻测试采用T3ster瞬态热阻测试仪进行，封装电路贴在冷板上，冷板通过20℃氟油进行恒温冷却。根据2.2部分瞬态法热阻测试方法，分别对每颗芯片单独施加功率，待芯片温度稳定后，断开加热功率，记录3个芯片的降温曲线；改变器件

与冷板的界面状态进行第二次测试，并记录芯片的降温曲线。根据每颗芯片前后两次的降温曲线，分别获得自热阻和耦合热阻值。

图4为测试软件处理后得到的芯片1自热阻结构曲线，经软件的自动处理计算，

确定自热阻（R11）为11.36℃/W，按照式（3）计算芯片间的耦合热阻R12为14.1℃/W。同样的方法获得其他几组热阻数据，如表1所示。

3.3 测试结果与分析

通过测试获得的热阻测试矩阵如式（4）所示。由于每个热阻测试芯片的温敏二极管在芯片的中心位置，所获得的芯片降温曲线也都是芯片中心点的降温曲线，因此按照式（3）计算得到的耦合热阻值比实际值大。

从测试结果看，芯片1和芯片3大小相同，但由于加热功率有差异，热阻值也出

现一定的差异。整体的热阻矩阵并不呈对称分布，小芯片（芯片1和芯片3）对大芯片（芯片2）的加热作用要弱于大芯片对小芯片的加热作用。

4.1 仿真模型与参数

根据第三部分的测试结果，在对芯片2施加功率时，芯片1和芯片3的温升有差异，为此对芯片的实际分布进行了确认，如图5所示，芯片1和芯片3相对芯片

2的位置有差异，为此根据芯片实际分布，建立三维仿真模型如图6所示。

芯片表面80%的区域设为有效发热面积。由于热阻测试过程中获得的所有温度均