第17讲异步计数器

第17讲 异步计数器
t8 t9 t10
Digital Logic Circuit
Q1 Q2 Q3
选择时钟脉冲的一个基本原则：在满足 选择时钟脉冲的一个基本原则： 翻转要求的条件下，触发沿越少越好。 翻转要求的条件下，触发沿越少越好。 时 钟 方 程 FF0每输入一个CP翻转一次，只能选CP。 CP0 = CP FF1在t2、t4、t6、t8时刻翻转，可选Q0。 CP = Q0 1 FF2在t4、t8时刻翻转，可选Q1。 CP2 = Q1 FF3在t8、t10时刻翻转，可选Q0。
Digital Logic Circuit
驱动方程
J 0 = K0 = 1 J 1 = K1 = 1 J = K = 1 2 2
电路图
& FF0 CP 1 1J C1 1K Q0 Q0 FF1 1J C1 1K Q1 Q1 FF2 1J C1 1K Q2 Q2 C
第17讲 异步计数器
第17讲 异步计数器
十进制异步减法计数器
排列顺序：
n n n Q3 Q2 Q1n Q0
Digital Logic Circuit
状 态 图
/0 /0 /0 /0 0000←0001←0010←0011←0100 /B /1↓ ↑/0
1001→1000→0111→0110→0101 /0 /0 /0 /0
第17讲 异步计数器
3位二进制异步加法计数器 位二进制异步加法计数器
Digital Logic Circuit
排列顺序：
状 态 图
n n Q2 Q1n Q0
/C
/0 /0 /0 000→001→010→011 /1↑ ↓/0
111←110←101←100 /0 /0 /0
选用3个CP下降沿触发的JK触发器， 分别用FF0、FF1、FF2表示。 输出方程：
n C = Q2 Q1n Q0n
第17讲 异步计数器
时序图
CP
Diபைடு நூலகம்ital Logic Circuit
Q0 Q1 Q2 C
时钟方程：
FF0每输入一个时钟脉冲翻转一次， FF1在Q0由1变0时翻转， FF2在Q1由1变0时翻转。
CP0 = CP
CP = Q0 1 CP2 = Q1
第17讲 异步计数器 3个JK触发器都是在需要翻转时就有下降沿，不需要翻转 时没有下降沿，所以3个触发器都应接成T＇型。
选用4个CP上升沿触发 Q1n Q0n 的JK触发器，分别用FF0、 00 FF1、FF2 、FF3表示。 01 输出方程： 11
Q3n Q2n
00 1 0 0 01 0 0 0 11 × × × 10 0 0 × ×
B = Q3nQ2nQ1nQ0n
10
0 0 × B 的卡诺图
时序图
t1 CP t2 t3 t4 t5 t6 t7
3位二进制异步减法计数器 位二进制异步减法计数器
Digital Logic Circuit
排列顺序：
状 态 图
n n Q2 Q1n Q0
/B
/0 /0 /0 000←001←010←011 /1↓ ↑/0
111→110→101→100 /0 /0 /0
选用3个CP下降沿触发的JK触发器， 分别用FF0、FF1、FF2表示。 输出方程：
CP3 = Q0
t1 CP Q0 Q1
t2
t3
t4
t5
t6
t7
t8
t9
t10
第17讲 异步计数器
Digital Logic Circuit
Q2 Q3
n Q3nQ2 n Q1nQ0 00
状 态 方 程
00 × 1 1 0 × 0 1 0 × 1 ×
01 × 1 1 0 × 0 1 × 1 ×
11 ×
第17讲 异步计数器
2.按计数增减分 按计数增减分
Digital Logic Circuit
加法计数器：随着计数脉冲的输入作递增计数的电路。 减法计数器：随着计数脉冲的输入作递减计数的电路。 加/减计数器：在加/减控制信号作用下，可递增计数也可递减计数的电 路。又称为可逆计数器。
3.按计数器中触发器翻转是否同步分 按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其 它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先 有后的计数器。 同步计数器：计数脉冲同时加到所有触发器的时钟脉冲输入端，使应 翻转的触发器同时翻转的计数器。 显然，同步计数器的计数速度要比异步计数器快得多。
第17讲 异步计数器 内容：异步计数器 1）异步二进制计数器 2）异步十进制加法计数器 3）集成异步计数器 目的与要求： 1. 掌握计数器的概念、分类。 2. 掌握异步二进制计数器的设计思想、电路结构、工作原理、 逻辑功能。 3. 了解异步十进制计数器的分析方法、逻辑功能描述。 4.掌握74LS290的逻辑功能、应用（级联法、反馈归零法）。 重点与难点： 1. 计数器的逻辑功能描述，特别是时序图。 2. 基本概念：计数器、模、分频器。 3. MSI 74LS290的逻辑功能、应用（级联法、反馈归零）。 4. 异步置0和置9功能的正确理解 。
连 接 规 律 加 法 计 数 减 法 计 数
T ＇触发器的触发沿 上 升 沿 下 降 沿
CPi = Qi −1
CPi = Qi −1
CPi = Qi −1
CPi = Qi −1
4位集成二进制异步加法计数器 第17讲 异步计数器 位集成二进制异步加法计数器 74LS197
VCC CR Q3 D 3 D 1 Q1 CP0 Q0 Q 1 Q2 Q3
1001←1000←0111←0110←0101 /0 /0 /0 /0 Q3n Q2n 00 01 11 10 Q nQ n
1 0
00 01 11 10
0 0 0
0 0 0
× × ×
0 1 × ×
C = Q3nQ0n
0 0 × C 的卡诺图
时序图
t1 CP Q0 t2 t3 t4 t5 t6 t7
第17讲 异步计数器
t8 t9 t10
Digital Logic Circuit
Q0 Q1 Q2 Q3
选择时钟脉冲的一个基本原则：在满足 选择时钟脉冲的一个基本原则： 翻转要求的条件下，触发沿越少越好。 翻转要求的条件下，触发沿越少越好。 时 钟 方 程 FF0每输入一个CP翻转一次，只能选CP。 CP0 = CP FF1在t2、t4、t6、t8时刻翻转，可选Q0。 CP = Q0 1 FF2在t4、t8时刻翻转，可选Q1。 CP2 = Q1 FF3在t8、t10时刻翻转，可选Q0。
Digital Logic Circuit
Q = 1 ⋅ Q + 1 ⋅ Q n +1 n Q1 = (Q3n + Q2 ) ⋅ Q1n + 1 ⋅ Q1n n +1 n Q2 = 1 ⋅ Q2n + 1 ⋅ Q2 Q n +1 = Q nQ n ⋅ Q n + 1 ⋅ Q n 2 1 3 3 3
11 ×
× ×
10
1 0
Q0n +1 = Q0n
n Q1n +1 = Q3nQ1n + Q2 Q1n
01 11 11 10 10
0 ×
×
n Q2 +1 = Q2n
× ×
× ×
+1 n +1 (b) (a)Q1nQ10的卡诺图 (c) nQ 2n +1 的卡诺图 的卡诺图 (d) Q3 + 的卡诺图
Q3n +1 = Q3nQ2nQ1n
CP3 = Q0
t1 CP Q0 Q1
t2
t3
t4
t5
t6
t7
t8
第17讲 异步计数器
t9
t1 0
Digital Logic Circuit
Q2 Q3
状 态 方 程
n Q3nQ2 n Q1nQ0 00
00 0 1 × × 0 × × 0 × 0 1 × 0
01 1 0 × 0 × × 0 × 0 1 × 0
Digital Logic Circuit
14
13
12
11
10
9
8 CP1 CP0 74LS197 CT/ LD CR
74LS197 1 2 3 4 5 6 7
CT/LD Q2 D2 D0 Q0 CP1 GND (a) 引脚排列图
D0 D1 D2 D 3 (b) 逻辑功能示意图
①CR=0时异步清零。 ②CR=1、CT/LD=0时异步置数。 ③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加 在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制 异步加法计数器。若将CP加在CP1端，则构成3位二进制即8 进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或 1，则形成1位二进制即二进制计数器。
Digital Logic Circuit
驱动方程： 电路图：
FF0 CP C1 Q0 Q0
J 0 = K0 = 1 J1 = K1 = 1 J = K = 1 2 2
FF1 C1
Q1
FF2 C1 Q2 & B Q2
Q1
二进制异步计数器 级间连接规律
第17讲 异步计数器
Digital Logic Circuit
B = Q2nQ1nQ0n
第17讲 异步计数器
时序图：
CP Q0 Q1 Q2
时钟方程： FF0每输入一个时钟脉冲翻转一次。 CP0 = CP FF1在Q0由0变1时翻转。 FF2在Q1由0变1时翻转。
Digital Logic Circuit
CP = Q0 1 CP2 = Q1
第17讲 异步计数器 3个JK触发器都是在需要翻转时就有下降沿，不需要 翻转时没有下降沿，所以3个触发器都应接成T＇型。
D0 = Q0n D1 = Q3nQ1n D2 = Q2n D = Q nQ n 2 1 3
& FF2 Q1 1D C1 Q2 FF3 & 1D C1 Y Q3
Q0
Q1
Q2
Q3
将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉 冲作用下都能回到有效状态，电路能够自启动。
Digital Logic Circuit
第17讲 异步计数器
课堂讨论：
Digital Logic Circuit
1. 异步二进制计数器的设计思想？ 2. 若考虑延迟时间，异步计数器的状态从1111 →0000的过程？ 现代教学方法与手段： 大屏幕投影 复习（提问）： 1. 怎样由JK 、D触发器实现T′触发器？ 2. 二进制加法的进位规则？
由jk触发器组成的4位异步二进制减法计数器第17讲异步计数器2状态转移顺序第17讲异步计数器3工作波形时序图可见只要将二进制加法计数器中各触发器的输出由q端改为端后二进制加法计数器就变成二进制减法计数器了
第 17 讲
Digital Logic Circuit
第17讲 异步计数器
课时授课计划 课 程 内 容
n 2
n 1
Digital Logic Circuit
Q0n +1 = Q0n n +1 Q1 = Q3nQ1n n +1 Q2 = Q2n Q n +1 = Q nQ n 2 1 3
比较，得驱动方程 第17讲 异步计数器
Q n +1 = D
电路图
FF0 CP 1D C1 Q0 FF1 & 1D C1
× ×
10 × 1 0 ×
×
Q
n +1 0
=Q
n 0
01 11 11 10 10
Q1n +1 = Q3nQ1n
n Q2 +1 = Q2n
× ×
× ×
(b) (a)Q Q 的卡诺图 的卡诺图 的卡诺图 (d)(c) Q Q 的卡诺图
n +1 nn +1 +1 n +10 1 2 3
Q
n +1 3
=Q Q
一、异步计数器
复习提问：
第17讲 异步计数器
Digital Logic Circuit
1）怎样由JK触发器、D触发器实现T’触发器？ 2）二进制的进位规则？
逢二进一 借一当二
因此各触发器应满足两个条件（加计数） 1）每当CP有效触发沿到来时，触发器翻转一次。 2）只有当低位触发器Q由1 →0（下降沿）时，向高位CP端输出一个 进位信号（有效触发沿），高位触发器翻转，计数加1。
计数器 Digital Logic Circuit
一、计数器：用来统计输入计数脉冲CP个数的电路。 计数器：
第17讲 异步计数器
计数器的“模”（M）：计数器累计输入脉冲的最大数目。即电路的 有效状态数。 如若M=6，则称为6进制计数器。
二、计数器的分类 1.按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路。 十进制计数器：按十进制数运算规律进行计数的电路。 任意进制计数器：上述两种计数器之外的其它进制计数器的统称。如五 进制计数器、六十进制计数器等。
第17讲 异步计数器
十进制异步加法计数器
排列顺序：
n n n Q3 Q2 Q1n Q0
Digital Logic Circuit
状 态 图
/0 /0 /0 /0 0000→0001→0010→0011→0100 /C /1↑ ↓/0
选用4个CP上升沿触发 的D触发器，分别用FF0、 FF1、FF2 、FF3表示。 输出方程：