一种模数转换电路的关键设计技术研究

一种模数转换电路的关键设计技术研究

采用每级为1.5位精度的7级流水线结构也即7级子ADC设计了一个8位80MS/s的低功耗模数转换电路。重点考虑了该ADC中的采样保持电路和每一级子ADC中的动态比较器的结构设计，以提升整个ADC的性能、降低整个ADC 的芯片面积和功耗。采用0.18μm CMOS工艺完成加工后，测得该ADC在输入信号为36.25MHz，采样速率为80MHz下的信噪比（SNR）为49.6dB，有效位数（ENOB）为7.98位，典型的功耗电流只有18mA，整个ADC的芯片面积为0.5mm2。

标签：流水线型ADC；采样保持电路；动态比较器；数字校准和输出寄存；低功耗；信噪比

Abstract： A low-power Analog-to-Digital Converter （ADC）with 8-bit 80MS/s is designed using a 7-stage pipeline structure with 1.5bit precision in each stage，i.e.，7-stage sub ADC. In order to improve the performance of the whole ADC and reduce the chip area and power consumption of the whole ADC，the sample-and-hold circuit of the ADC and the structure design of the dynamic comparator in each stage of the ADC are mainly considered. The ADC is fabricated by 0.18 μm CMOS process，and the signal-to-noise ratio （SNR）of the ADC is 36.25 MHz；when the sampling rate is 80MHz，the signal-to-noise ratio （SNR）is 49.6 dB，the effective number of bits （ENOB）is 7.98 bits，the typical power consumption current is only 18 mA，and the chip area of the whole ADC is 0.5 mm2.

Keywords：pipelined ADCC；sample-and-hold circuit；dynamic comparator；digital calibration and output register；low power consumption；signal-to-noise ratio

1 概述

在圖像视频处理和无线通讯等应用领域中，流水线型构架的高速低功耗模拟数字转换器（ADC：Analog to Digital Converter）被广泛应用，如何进一步降低这类ADC的功耗、提高其性噪比和精度、缩小其芯片面积等是目前针对这类ADC 的主要方向[1～2]。

本文介绍了一种基于0.18μm工艺的8位、采样速率为80MHz的流水线型ADC设计中的关键技术。首先采用一种基于CMOS互补开关及仅使用一个电容的栅压自举开关的全差分过底极板采样保持电路，减小了开关的导通电阻和信号的非线性失真，并且有效地抑制了电荷注入效应时钟馈通及偶次谐波失真，整体功耗和面积都较小。其次选择优化的电路结构设计每一级子ADC中的动态比较电路，降低整个ADC的功耗和芯片面积；最后设计精简且高效的数字校准和输出寄存模块用来消除流水线型ADC实现过程中各种因素对整个ADC性能指标的影响，提高ADC的精度和信噪比，降低ADC的功耗和面积，使得该ADC特别适合作为IP被应用在系统级芯片中，进而可以广泛应用于仪器仪表、超声系

统、高分辨率图像处理和高清晰度电视等场合。

2 8位Pipelined-ADC整体设计思想及其关键设计技术

图1是本文8位高速低功耗流水线型ADC的结构框图。

作者针对流水线型ADC已经开放过第一代产品，与上一代ADC产品相比，图1所示的ADC作了几个方面的优化设计，出发点是基于高速低功耗流水线性ADC设计中的以下几项关键技术：

首先，采样保持电路是流水线型ADC的第一级，其性能直接制约了ADC 整体性能的提高。在作者所研发的上一代产品中，省略了图1中的专用采样保持电路，只是利用每一级子ADC中的钟控开关和电路来实现采样保持功能；这样做看起来是省略了一些电路结构，但实际上增加了整体设计的难度；另外关于采样电容没有进行精确的设计，也没有专门采用栅压自举开关。从实际测试结果看，尽管某些时刻信噪比和ENOB较高，但很不稳定，功耗指标也一般。

其次，以上每一级子ADC中的快闪ADC用来对前一级处理输出的模拟信号通过其中的比较器量化成数字位，该比较器的设计将直接影响整个ADC的性能，包括功耗和芯片面积等。在上一代产品中采用了电容比例比较器，这种比较器包含锁存器和一些耦合电容，通过调整电容间的比例来调节比较器的阈值电压，其缺点是面积较大，功耗也相对较大，另外电容的匹配对比较器的性能也会有影响。

因此本文将围绕以上两点关键技术对上一代ADC产品进行优化设计，以提升该ADC各项性能。

3 采样保持电路的设计

采样保持电路是流水线型ADC的第一级，直接对输入模拟信号进行采样，因而性能良好的采样保持电路直接决定了整个流水线型ADC的精度。采样保持电路在等时间间隔对模拟信号进行采样，并将采样得到信号保持供后级电路量化，从而实现流水线处理输入信号的模式。下面具体介绍本文中增加的专用采样保持电路的设计。3.1 采样保持电路整体结构

本文所采用的电容翻转采样保持电路结构如图2所示。

图2中输入信号经过自举电路后通过采样电容CS到运放两端；Clk1和Clk2为两相不交叠时钟。当Clk1为高电平时，电路工作在采样相，输入信号与采样电容底极板相连，采样电容跟随输入信号；当Clk2为高电平时，电路工作在保持相，电容翻转使得底极板直接与输出端相连，由于电荷守恒且电容值保持不变，因此输出电压保持为采样完成时的输入电压值。

公式（1）中CP为顶级板及运放输入端的寄生电容。由于CP较小，因而其