VHDL范例PPT课件
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第7章 VHDL设计应用实例
B4：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S4：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CO4：OUT STD_LOGIC)； END COMPONENT ADDER4B； SIGNAL SC：STD_LOGIC； --4位加法器的进位标志 BEGIN U1：ADDER4B --例化(安装)一个4位二进制加法器U1 PORT MAP(C4=>C8，A4=>A8(3 DOWNTO 0)，
7.3 1秒计时电路的设计 外部输入的频率为1KHz,要求产生一个1S的时钟信号
1Kz ( 1/1000 秒) 10分频 (1/100秒) 10分频 (1/10秒) 10分频 1秒
CLK(1KHz)
10 clk001 10 clk01 10
分
分
分
频
频
频
clk1s
第7章 VHDL设计应用实例
(1)10分频的VHDL语言描述
第7章 VHDL设计应用实例
BEGIN A5<='0'& A4；
--将4位加数矢量扩为5位，为进位提供空间 B5<='0'& B4；
--将4位被加数矢量扩为5位，为进位提供空间 S5<=A5+B5+C4 ； S4<=S5(3 DOWNTO 0)；
CO4<=S5(4)； END ARCHITECTURE ART；
END ENTITY ADDER8B； ARCHITECTURE ART OF ADDER8B IS COMPONENT ADDER4B IS
--对要调用的元件ADDER4B的界面端口进行定义 PORT(C4：IN STD_LOGIC；
A4：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；
第7章 VHDL设计应用实例
例3: 16分频电路，分频后时钟信号的占空比为1：15
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clk_div16 IS
PORT(clk :IN STD_LOGIC; clk_out :OUT STD_LOGIC);
END clk_div16; ARCHITECTURE rtl OF clk_div16 IS
SIGNAL counter :STD_LOGIC; BEGIN
第7章 VHDL设计应用实例
P1: PROCESS(clk) BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (counter =”1111”) THEN Counter <= (OTHERS=>’0’); ELSE Counter := counter +1 ; END IF; END IF; END PROCESS;
第7章 VHDL设计应用实例
并行进位加法器通常比串行级联加法器占用更多的资 源。随着位数的增加，相同位数的并行加法器与串行 加法器的资源占用差距也越来越大。因此，在工程中 使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法 器占用几乎相同的资源。这样，多位加法器由4位二进 制并行加法器级联构成是较好的折中选择。本设计中 的8位二进制并行加法器即是由两个4位二进制并行加 法器级联而成的，其电路原理图如图7.2所示。
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY clk_div10 IS PORT(clk :IN STD_LOGIC; clk_out :OUT STD_LOGIC);
PORT(clk :IN STD_LOGIC; clk_div2 :OUT STD_LOGIC;
clk_div4 :OUT STD_LOGIC; clk_div8 :OUT STD_LOGIC; clk_div16 :OUT STD_LOGIC); END clk_div;
第7章 VHDL设计应用实例
ARCHITECTURE rtl OF clk_div6 IS SIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN PROCESS(clk) BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (count = “1111”) THEN count <= (OTHERS=>’0’); ELSE count <= count+1 ; END IF; END IF; END PROCESS; Clk_div2 <= count(0); Clk_div4 <= count(1); Clk_div8 <= count(2); Clk_div16 <= count(3);
--4位二进制并行加法器 PORT(C4： IN STD_LOGIC；
--低位来的进位
第7章 VHDL设计应用实例
A4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位加数
B4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位被加数
S4： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；--4位和
第7章 VHDL设计应用实例
例2：6分频的分频电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clk_div6 IS
PORT(clk :IN STD_LOGIC; clk_out :OUT STD_LOGIC);
END clk_div6; ARCHITECTURE rtl OF clk_div6 IS
SIGNAL clk_temp :STD_LOGIC; BEGIN
第7章 VHDL设计应用实例
PROCESS(clk) VARIABLE counter: INTEGER RANGE 0 TO 15; CONSTANT md: INTEGER :=3;
第7章 VHDL设计应用实例
7.2 分频电路
例1：2分频、4分频、8分频、16分频
第7章 VHDL设计应用实例
第7章 VHDL设计应用实例
例1：2分频、4分频、8分频、16分频 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clk_div IS
第7章 VHDL设计应用实例
C8
A8[7..0] B8[7..0]
ADDER4B
S8[3..0]
A8[3..0] B8[3..0]
C4 A4[3..0] B4[3..0]
S4[3..0] CO4
U1
SC
S8[7..0]
A8[7..0]
ADDER4B
B8[7..0] A8[7..4] B8[7..4]
成的8位二进制加法器 PORT(C8：IN STD_LOGIC；
A8：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B8：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；
第7章 VHDL设计应用实例
S8：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； CO8：OUT STD_LOGIC)；
BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (counter = md) THEN Counter := 0; Clk_temp <= NOT clk_temp; ELSE Counter := counter +1 ; END IF; END IF;
END PROCESS; Clk_out <= clk_temp; END rtl;
B4=>B8(3 DOWNTO0)，
第7章 VHDL设计应用实例
S4=>S8(3 DOWNTO 0)，CO4=>SC)； U2：ADDER4B --例化(安装)一个4位二进制加法器U2 PORT MAP(C4=>SC，A4=>A8(7 DOWNTO 4)，
B4=>B8(7 DOWNTO 4)， S4=>S8 (7 DOWNTO 4)，CO4=>CO8)； END ARCHITECTURE ART；
第7章 VHDL设计应用实例
例2实现了一个6分频的分频电路，并且输出信号的占空 比为1：1。
若需要得到的占空比不是1：1的分频电路，应如何设计 分频电路？
方法是： 首先描述一个计数器电路，然后根据计数电路的并行输 出信号来决定输出时钟信号的高低电平，即可完成这种分 频电路的VHDL语言描述。
例3所示是一个16分频电路，并且分频后时钟信号的占空 比为1：15，描述该分频电路功能的VHDL语言程序如下：
CO4： OUT STD_LOGIC)；
--进位输出
END ENTITY ADDER4B；
ARCHITECTURE ART OF ADDER4B IS
SIGNAL S5：STD_LOGIC_VECTOR(4 DOWNTO 0)；
SIGNAL A5，B5： STD_LOGIC_VECTOR(4 DOWNTO 0)；
第7章 VHDL设计应用实例
第7章 VHDL设计应用实例
7.1 8位加法器的设计 7.2 分频电路 7.3 数字秒表的设计
第7章 VHDL设计应用实例
7.1 8位加法器的设计
1．设计思路 加法器是数字系统中的基本逻辑器件，减法器和硬 件乘法器都可由加法器来构成。多位加法器的构成有 两种方式：并行进位和串行进位。并行进位加法器设 有进位产生逻辑，运算速度较快；串行进位方式是将 全加器级联构成多位加法器。
C4 A4[3..0] B4[3..0]
S4[3..0]S8[7..4] CO4
U2
S8[7..0 CO8
图7.2 8位加法器电路原理图
第7章 VHDL设计应用实例
2．VHDL源程序 1) 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS
第7章 VHDL设计应用实例
P2: PROCESS(clk) BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (counter =”1111”) THEN Clk_out < = ‘1’; ELSE Clk_out <= ‘0’ ; END IF; END IF; END PROCESS;
END rtl;
思考：用此程序实现占空比为1：1的分频电路，在哪进行修改？
第7章 VHDL设计应用实例
200分频电路 10分频电路
20分频电路
Clk clk_out
Clk clk_out
U0
U1
第7章 VHDL设计应用实例
首先实现10分频电路和20分频电路的VHDL语言描述。
第7章 VHDL设计应用实例
END clk_div10;
第7章 VHDL设计应用实例
ARCHITECTURE rtl OF clk_div10 IS SIGNAL clk_temp :STD_LOGIC;
BEGIN PROCESS(clk) VARIABLE counter: INTEGER RANGER 0 TO 15;
BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (counter = 9) THEN Counter := 0; Clk_out <= ‘1’; ELSE Counter :=counter +1 ; Clk_out <= ‘0’; END IF; END IF;
第7章 VHDL设计应用实例
2) 8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE； USE IEEE.STE_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL： ENTITY ADDER8B IS --由4位二进制并行加法器级联而
B4：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S4：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CO4：OUT STD_LOGIC)； END COMPONENT ADDER4B； SIGNAL SC：STD_LOGIC； --4位加法器的进位标志 BEGIN U1：ADDER4B --例化(安装)一个4位二进制加法器U1 PORT MAP(C4=>C8，A4=>A8(3 DOWNTO 0)，
7.3 1秒计时电路的设计 外部输入的频率为1KHz,要求产生一个1S的时钟信号
1Kz ( 1/1000 秒) 10分频 (1/100秒) 10分频 (1/10秒) 10分频 1秒
CLK(1KHz)
10 clk001 10 clk01 10
分
分
分
频
频
频
clk1s
第7章 VHDL设计应用实例
(1)10分频的VHDL语言描述
第7章 VHDL设计应用实例
BEGIN A5<='0'& A4；
--将4位加数矢量扩为5位，为进位提供空间 B5<='0'& B4；
--将4位被加数矢量扩为5位，为进位提供空间 S5<=A5+B5+C4 ； S4<=S5(3 DOWNTO 0)；
CO4<=S5(4)； END ARCHITECTURE ART；
END ENTITY ADDER8B； ARCHITECTURE ART OF ADDER8B IS COMPONENT ADDER4B IS
--对要调用的元件ADDER4B的界面端口进行定义 PORT(C4：IN STD_LOGIC；
A4：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；
第7章 VHDL设计应用实例
例3: 16分频电路，分频后时钟信号的占空比为1：15
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clk_div16 IS
PORT(clk :IN STD_LOGIC; clk_out :OUT STD_LOGIC);
END clk_div16; ARCHITECTURE rtl OF clk_div16 IS
SIGNAL counter :STD_LOGIC; BEGIN
第7章 VHDL设计应用实例
P1: PROCESS(clk) BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (counter =”1111”) THEN Counter <= (OTHERS=>’0’); ELSE Counter := counter +1 ; END IF; END IF; END PROCESS;
第7章 VHDL设计应用实例
并行进位加法器通常比串行级联加法器占用更多的资 源。随着位数的增加，相同位数的并行加法器与串行 加法器的资源占用差距也越来越大。因此，在工程中 使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法 器占用几乎相同的资源。这样，多位加法器由4位二进 制并行加法器级联构成是较好的折中选择。本设计中 的8位二进制并行加法器即是由两个4位二进制并行加 法器级联而成的，其电路原理图如图7.2所示。
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY clk_div10 IS PORT(clk :IN STD_LOGIC; clk_out :OUT STD_LOGIC);
PORT(clk :IN STD_LOGIC; clk_div2 :OUT STD_LOGIC;
clk_div4 :OUT STD_LOGIC; clk_div8 :OUT STD_LOGIC; clk_div16 :OUT STD_LOGIC); END clk_div;
第7章 VHDL设计应用实例
ARCHITECTURE rtl OF clk_div6 IS SIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN PROCESS(clk) BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (count = “1111”) THEN count <= (OTHERS=>’0’); ELSE count <= count+1 ; END IF; END IF; END PROCESS; Clk_div2 <= count(0); Clk_div4 <= count(1); Clk_div8 <= count(2); Clk_div16 <= count(3);
--4位二进制并行加法器 PORT(C4： IN STD_LOGIC；
--低位来的进位
第7章 VHDL设计应用实例
A4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位加数
B4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位被加数
S4： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；--4位和
第7章 VHDL设计应用实例
例2：6分频的分频电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clk_div6 IS
PORT(clk :IN STD_LOGIC; clk_out :OUT STD_LOGIC);
END clk_div6; ARCHITECTURE rtl OF clk_div6 IS
SIGNAL clk_temp :STD_LOGIC; BEGIN
第7章 VHDL设计应用实例
PROCESS(clk) VARIABLE counter: INTEGER RANGE 0 TO 15; CONSTANT md: INTEGER :=3;
第7章 VHDL设计应用实例
7.2 分频电路
例1：2分频、4分频、8分频、16分频
第7章 VHDL设计应用实例
第7章 VHDL设计应用实例
例1：2分频、4分频、8分频、16分频 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clk_div IS
第7章 VHDL设计应用实例
C8
A8[7..0] B8[7..0]
ADDER4B
S8[3..0]
A8[3..0] B8[3..0]
C4 A4[3..0] B4[3..0]
S4[3..0] CO4
U1
SC
S8[7..0]
A8[7..0]
ADDER4B
B8[7..0] A8[7..4] B8[7..4]
成的8位二进制加法器 PORT(C8：IN STD_LOGIC；
A8：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B8：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；
第7章 VHDL设计应用实例
S8：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； CO8：OUT STD_LOGIC)；
BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (counter = md) THEN Counter := 0; Clk_temp <= NOT clk_temp; ELSE Counter := counter +1 ; END IF; END IF;
END PROCESS; Clk_out <= clk_temp; END rtl;
B4=>B8(3 DOWNTO0)，
第7章 VHDL设计应用实例
S4=>S8(3 DOWNTO 0)，CO4=>SC)； U2：ADDER4B --例化(安装)一个4位二进制加法器U2 PORT MAP(C4=>SC，A4=>A8(7 DOWNTO 4)，
B4=>B8(7 DOWNTO 4)， S4=>S8 (7 DOWNTO 4)，CO4=>CO8)； END ARCHITECTURE ART；
第7章 VHDL设计应用实例
例2实现了一个6分频的分频电路，并且输出信号的占空 比为1：1。
若需要得到的占空比不是1：1的分频电路，应如何设计 分频电路？
方法是： 首先描述一个计数器电路，然后根据计数电路的并行输 出信号来决定输出时钟信号的高低电平，即可完成这种分 频电路的VHDL语言描述。
例3所示是一个16分频电路，并且分频后时钟信号的占空 比为1：15，描述该分频电路功能的VHDL语言程序如下：
CO4： OUT STD_LOGIC)；
--进位输出
END ENTITY ADDER4B；
ARCHITECTURE ART OF ADDER4B IS
SIGNAL S5：STD_LOGIC_VECTOR(4 DOWNTO 0)；
SIGNAL A5，B5： STD_LOGIC_VECTOR(4 DOWNTO 0)；
第7章 VHDL设计应用实例
第7章 VHDL设计应用实例
7.1 8位加法器的设计 7.2 分频电路 7.3 数字秒表的设计
第7章 VHDL设计应用实例
7.1 8位加法器的设计
1．设计思路 加法器是数字系统中的基本逻辑器件，减法器和硬 件乘法器都可由加法器来构成。多位加法器的构成有 两种方式：并行进位和串行进位。并行进位加法器设 有进位产生逻辑，运算速度较快；串行进位方式是将 全加器级联构成多位加法器。
C4 A4[3..0] B4[3..0]
S4[3..0]S8[7..4] CO4
U2
S8[7..0 CO8
图7.2 8位加法器电路原理图
第7章 VHDL设计应用实例
2．VHDL源程序 1) 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS
第7章 VHDL设计应用实例
P2: PROCESS(clk) BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (counter =”1111”) THEN Clk_out < = ‘1’; ELSE Clk_out <= ‘0’ ; END IF; END IF; END PROCESS;
END rtl;
思考：用此程序实现占空比为1：1的分频电路，在哪进行修改？
第7章 VHDL设计应用实例
200分频电路 10分频电路
20分频电路
Clk clk_out
Clk clk_out
U0
U1
第7章 VHDL设计应用实例
首先实现10分频电路和20分频电路的VHDL语言描述。
第7章 VHDL设计应用实例
END clk_div10;
第7章 VHDL设计应用实例
ARCHITECTURE rtl OF clk_div10 IS SIGNAL clk_temp :STD_LOGIC;
BEGIN PROCESS(clk) VARIABLE counter: INTEGER RANGER 0 TO 15;
BEGIN IF (clk’EVENT AND clk =’1’) THEN IF (counter = 9) THEN Counter := 0; Clk_out <= ‘1’; ELSE Counter :=counter +1 ; Clk_out <= ‘0’; END IF; END IF;
第7章 VHDL设计应用实例
2) 8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE； USE IEEE.STE_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL： ENTITY ADDER8B IS --由4位二进制并行加法器级联而