小数分频器的设计及其应用

第24卷　增刊2005年9月
国　外　电　子　测　量　技　术
Foreign Elect ronic Measurement Technology
Vol.24,Suppl.
Sep.,2005
作者简介:
尹佳喜(1981-),华中科技大学电气与电子工程学院04级研究生,研究方向电力电子与电力传动。

研究与设计
小数分频器的设计及其应用
尹佳喜
(华中科技大学电气与电子工程学院　湖北武汉430074)
摘要:分频器是数字系统设计中最常见的电路之一,在数字系统设计中,经常需要对时钟进行小数倍分频。

本文给出了三种用于实现小数分频的方案,并将三种方案进行了比较。

在此基础上,介
绍了小数分频器在直接数字频率合成技术和步进电机驱动速度控制中的两种常见应用。

关键词:小数分频器　直接数字频率合成　步进电机　频率
The Design and Application of Decim al Fraction Frequency Divider
Y in Jiaxi
(College of Elect ricit y and Elect ronic Engeneering ,H uaz hong Universit y of S cience and Techlonog y ,W uhan 430074,China )
Abstract :Frequency division is one of t he mo st common circuit s in t he design of digital system.Generally ,decimal f raction f requency division is needed.In t his paper ,t hree met hods to realize deci 2mal f raction frequency division are given ,and t he comparison among t he t hree met hods is presented.Applications of decimal Fraction Frequency divider in t he area such as direct digital f requency syn 2t hesis technology and stepper motor drive speed controller are int roduced.
K eyw ords :decimal f raction frequency divider ,direct digital frequency synt hesis (DDS ),stepper mo 2tor ,frequency.
0　引言
现代电子系统设计中,数字电子系统所占的比例越来越大,现代电子系统发展的趋势是数字化和集成化。

而在数字系统中,时钟是各模块协同工作的根本保障,特别是时序数字系统,没有时钟根本无从工作。

在数字系统设计中,经常需要对基准时钟进行不同倍数的分频而得到各模块所需的时钟频率,分频器是数字系统设计中最常见的基本电路之一。

数字分频器一般有两类:一类是脉冲波形均匀分布的分频器,即常规分频器;另一类是脉冲波形不均匀分布的分频器。

常规分频器一般只能进行整数倍分频,且分频倍数须为偶数。

但在某些场合,时钟源与所需的频率不成偶数倍数关系,此时就需要波形不均匀的分频器,这种分频器除可进行整数倍分频外,还能进行小数倍分频,从而可以得到相对连续的频率输出,可应用于很多数字系统中,如直接数字频率合成中输出波形的频率控制以及步进电机中转
速的控制等。

1　几种小数分频器的设计方法
小数分频器的实现方法很多,但其基本原理一样:在若干个分频周期中采取某种方法使某几个周期少计一个或几个数,即吞脉冲原理,从而在整个计数周期的总体平均意义上获得一个小数分频比。

以下简要说明三种比较常用的小数分频电路的原理及设计方法: 用BCD 比例乘法器4527加法级联能对基频进行10n /X 倍分频,其中,n 为4527的级联级数,X 为对4527的置数;积分分频器是比较常见的小数分频器,其基本原理是将小数分频比转换为整数比值,再采用计数器对输入时钟进行计数,根据计数值吞掉一些脉冲,从而得到所需的频率输出;累加器分频则是一种基于相位累加器基本原理的一种分频技术,将累加器最高位作为分频输出,根据送入累加器中不同的累加步长改变分频倍数。

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1.1　采用BCD 乘法器4527实现
如图1所示,把BCD 比例乘法器4527接成加
法级联方式,CL K 端输入基准时钟频率f in 由晶振电路提供,高位置数K 1,低位置数K 2,在10个CL K 脉冲内4527(1)输出K 1个脉冲,同时由IN HOU T 禁止低位4527(2)对CL K 进行比例分配,K 1个脉冲直通4527(2)送出。

10个CL K 脉冲结束时,IN 2HOU T 发出脉冲允许4527(2)的CL K 进入,则可有一个脉冲插入。

如此下去,在100个CL K 脉冲内,会有10×K 1个脉冲直通送出,以及10个IN 2HOU T 脉冲,这样输出端f out 便有K 2个脉冲插入,共送出(10K 1+K 2)个脉冲,即输出时钟频率:
f out =(10K 1+K 2)f in /100
(1
)
图14527级联的小数分频器
如同上述,n 级4527级联,预置数分别为K 1,K 2,……,K n 后,设CL K 时钟端输入的基准时钟频率为f in ,则级联输出频率:
f out =f in (10n -1×K 1+10n -2×K 2+ (10)
K n -1+K n )/10
n
(2)其中为n 片4527的预置数,改变预置数即可方便地改变输出频率。

2.2　积分分频器 积分分频器的设计首先需将小数分频比转换为整数比值,再采用计数器对输入时钟进行计数,根据计数值对输入时钟及插入脉冲进行选择分配,从而得到需要的频率输出脉冲,如图2所示。

设“1010101010”代表5k Hz 信号中的一段信号,在同样长的时间内设法得到另一脉冲串“1010100000”信号,若其‘0’、‘1’宽度与5k Hz 信号中的‘0’、‘1’宽度相同,即为输入时钟的宽度,则可得到3k Hz 的时钟信号。

这样,多路选择器可在前三个周期选择输入时钟直接输出,而在后两个周期选择输出‘0’,就可以得到脉冲串“1010100000”,从而完成3/5倍的分频,得到3k Hz 的信号。

1.3　累加器分频 在DDS
技术中经常采用相位累加器来进行频
图2积分分频器原理图
率控制,对于频率不变的输入基准时钟,可采用对相位累加器置不同的累加步长来得到不同的寻址速率。

从中得到启示,也可采用累加器进行小数分频,如图3所示。

累加器由加法器与并行数据寄存器组成,频率控制字经数据转换模块转换为累加器的累加步长,将并行数据寄存器的高位作为时钟输出。

图3累加器分频器
设输入时钟为频率f in ,相位累加器的位数为N ,则输出频率的分辨率(当送入的频率控制字K 为1时的输出频率)为
f out min =
f in
2N
(3)
从式(3)可看出,在累加器位数足够高时,最小输出频率(频率分辨率)可接近零频。

实际设计过程中,可根据分频倍数的要求来选择累加器的位数。

若设频率控制字为K ,则输出频率为
f out =
K f in
2N
(4)
以上三种小数分频器各有其特点,采用4527的分频电路比较复杂,适用于频率为10的幂的输入;积分分频器首先需把分频倍数转换为两整数之比值,故在使用中,对分频倍数要求比较严格,灵活性受到一定限制;累加器分频则对频率为2的幂的输入时钟分频效果比较好,而且输出时钟有一定的抖动,但还是可以应用于一些特殊场合。

2　小数分频器的应用
小数分频器在数字系统设计中的应用非常广泛,经常是各个模块需要的频率不相同,这就需要对
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　时钟进行分频得到各模块需要的时钟频率。

但常规的整数分频器(实际就是计数器)不能满足要求,例如,若基准时钟频率为100M Hz ,对其进行整数分频,只能得到50M Hz 、25M Hz 等频率值,如想得到30M Hz 、20M Hz 等频率值,就需要应用小数分频器对基准时钟进行小数分频。

在DDS 波形发生器设计和步进电机驱动中,需要对输出信号频率进行控制,若采用一般计数器来进行分频,由上述分析可知,性就受到限制控,2.1　在DDS 图4为DDS ,频率控制字送入分频器,设基频频率为f in ,分频倍数为W ,则计数器的时钟频率为为f in /W 。

计数器在频率f in /W 的时钟作用下计数对查找表寻址输出波形数据。

若查找表存储深度为M (一个周波存储M 个点),则输出波形的频率为
f o =
f in W M
(5)
式中,f in 为基频频率、存储深度M 为一定值,这样就只需控制分频倍数K 来控制合成波形的频率。

图4小数分频器在DDS 技术中的应用 在DDS 技术中,常用的技术是采用累加器对查
找表寻址。

但采用这种方法时,在输出高频与低频波形时的寻址点数不同,在高频寻址点数较少,而在低频时点数较多,为保证在频率较高时输出的波形失真度小,在低频阶段,寻址的点数就比较多,需要较深的存储深度。

而采用图4所示的方法,则不管在低频或高频,寻址点数一样,这样就可以采用一致的存储深度,节约存储器。

特别是采用CPLD 进行系统设计时,查找表也可采用CPLD 来设计,易于系统集成。

2.2　在步进电机驱动中的应用 步进电机是一种用电脉冲信号进行控制,将电脉冲信号转换为相应的角位移或线位移的控制电机。

在步进电机的驱动中,需要对步进电机转速进行控制。

图5为步进电机驱动电路原理图。

基准时钟在频率控制字作用下分频得到所需频率的脉冲作为脉冲分配器的时钟,这样即可控制脉冲分配器输
出驱动脉冲的速率,经功率放大后驱动步进电机。

小数分频器在步进电机控制电路中的应用(突跳频率)一般为几百Hz 到三、四千Hz ,而最高运行频率则可以达到几万Hz 。

以超过最高起动频率的频率直
接起动,将出现“失步”
(失去同步)现象,有时根本就转不起来。

而如果先以低于最高起动频率的某一频率起动,再逐步提高频率,使电机逐步加速,则可以到达最高运行频率。

而且,对于正在快速旋转的步进电动机,若需停转,立即停发脉冲,令其立即准确锁定,也是很难实现的;由于惯性,电动机往往会冲过头,也会出现失步。

如果电动机的工作频率总是低于最高起动频率,当然不会失步,但电动机的潜力没有发挥,工作速度太低了。

采用小数分频器进行加减速定位控制,在速度变化时(改变了频率控制字),分几步来改变速度,即逐步调整分频倍数,从而可使电机能满足各种速率需求,也可充分发挥电机的潜力。

3　结束语
小数分频器的基本原理就是吞脉冲技术,在计数的过程中,吞掉部分脉冲,得到平均意义下的小数分频比。

基于吞脉冲基本原理,本文讨论了三种具体的分频系数为小数的可控分频器的设计方法。

这种电路在各类数字逻辑电路中有广泛的应用,如本文提到的DDS 技术以及步进电机的驱动。

以上三种小数分频方案还可为许多其它数字系统中时钟分频提供一种解决方案。

参考文献
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