《集成电路版图LAYOUT设计与Cadence》讲义
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LSW (Layer Selection Window)
Set drawing layer Set layer visible Set layer selectable Set valid layer Set layer purpose pair
i. Set drawing layer
工艺信息
基本概念
5、符号，截面图，版图（top view) 对应关系
Inverter
input
VDD
PMOS s
g
b
d
NMOS d
g
b
output
s
GND
Stick-diagram
INPUT
GND
VDD
OUTPUT
Legend of each layer
N-well P-diffusion N-diffusion Polysilicon
mask
芯片代工
Wafer(die)
（Foundry）
封装 （packet）
基本概念
3、Layout design 对于整个IC design 的重要意义：
对Hale Waihona Puke 数字电路设计流程来说：Layout engineer 主要是为设计者提供经过验 证的单元版图库 (library)，一般来说这样 的工作主要是由一些 Foundry 和 Service 公司来完成，对于 Fabless 来说，主要是 应用已有的库和IP Core来作布局布线，以 及验证等一些工作；
1、版图设计的重要性
▪前端设计同最终芯片产品之间的一 个重要接口； ▪芯片的品质不仅依靠前端设计的优 劣，在某些情况下，同版图设计的 联系更紧密，尤其在 analog/mixsignal/RF circuit design中。
2、基本概念
1、半导体工艺流程（Technology Process） 目前的主流工艺为 CMOS, BiCMOS 等，还包括有一些特殊工艺。
Middle-click 使得层在可见与 不可见之间转化。
“shift＋click middle”使得除一个 层之外的所有层均
不可见
iii. Set layer selectable
LSW 窗口默认状态是全部可 选，你也可以通过点击 AS 来确定全部可选。
点击 NS 来确定全部不可选的 状态。
在 LSW 窗口中用鼠标 left-click 你要使用的 layer。
使用Layer Tap 命令。
ii. Set layer visible
点 AV 按钮，所有的 layer 都可 见
点 NV 按钮，在 layout 上除你 选中的 layer 可见，其余 layer 均不可见。
“shift+click”可以改变层的显示
对analog / mix-signal电路的设计来说：
由于一般模拟部分采用全定制（fullcustom）方法设计，故模拟部分的对 layout 要求较高，需要一定的技巧，这就 对 layout engineer 提出较高要求，保持同 前端设计人员的紧密联系，才能做出理想 的芯片。
基本概念
4、进行版图设计需要那些条件? 针对工艺的不同，Foundry厂都会提 供该工艺各层的说明文件，ts文件 （包含工艺信息），以及DRC 和 LVS文件等。如果没有gds文件，那 一般需要你自己创建一个 tf 文件。
窗口左下角，会出现你正在操作的命令的 提示，供你参考。
Move & Copy
先按 c 或 m ,然后再 点 shape，
或者先选中 shape ， 再按 c 或 m 也可以。
Yank 为剪切 Paste 为粘贴 一起使用
我们可以选择设置 Array ：
Snap mode
Snap mode：用 Create Path 来演示：
基本概念5符号截面图版图topview对应关系invertervddinputoutputgndpmosnmosstickdiagramndiffusionpdiffusionpolysiliconmetallegendeachlayercontactnwellgndinputvddoutput版图和截面图ndiffusionpdiffusionpolysiliconmetallegendeachlayercontactnwellpsubstratenwellvddoutputgndfoxinputoutput3layoutdesigntoolcadence简介virtuoso的环境设置virtuosolayouteditor的操作1virtuosolayouteditor的操作2总结cadence简介基于unix平台的ic开发工具软件包能完成从前端到后端的几乎所有的设计工业界中进行layoutdesign主流工具就是cadence软件包中的virtuosolayouteditor
Cellview properties > view properties
III. Virtuoso 的操作（1）
Layout Editor 基础操作 缩放，生成，移动，复制，选择等； 打 pin，属性修改和创建 instance 等； Diva DRC 设计规则检查。
Pan and Zoom
初始化文件（Initializing ） 登入UNIX系统： .cshrc 运行 Cadence：.cdsinit cds.lib 和.cdsenv .cdsinit 包含信息有 bindkey，default，SKILL command等，（还可定制 affirma 模拟仿真环 境）； cds.lib 包含库同目录的对应关系。 .cdsenv 在后面介绍
Layout Training
Outline
为什么要学习 layout design? 在进行 layout design 之前必须掌握的几个
概念； Layout software（Virtuoso）的使用方法； Digital cell 的 layout design； Analog cell 的 layout design。
Create instance
这是我们用的较多的命 令，相当于schematic editor 中的 Add instance 命令。
DRC 检查
设计规则检查，使用 默认值即可。
IV. Virtuoso 的操作（2）
版图设计中层次化的结构和操作； 数据的导出。
Hierarchy Concept
选择设计库 attach to 工艺库，完成。
Exercise 2
Create a technology library (name: my_tech)
Create a design library (name: my_design)
Create attachment between the 2 library (design attach to technology )
基本概念
2、Layout engineer 应该知道的一些 专业术语：
1) Layout design 所生成的数据格式： *.gds 文件
2) Tapeout：标志着设计工作的完成。
3) Tapeout后的芯片加工流程：
设计公司
Tapeout， 提供gds文件
得到封装好的 芯片，测试
掩膜工厂 （mask）
“click right”可 以使一个层在选 择与不选择之间 进行转换
Shift + right-click 也可以使某 layer 可选，其余不可选。
iv. Set valid layer
注意红色框中操作
可以把你的改变save下来。
v. Set layer purpose pair
附1
生成 tf 文件的步骤： 1、按下图选择 Dump;
2、如图操作，注意红色框内的设置，填入 要生成的 tf file name，点 OK，完成。按 vi编辑器操作，即可。
D、LSW窗口
现在你已经可以在你新建的设计库中进行 版图设计了，但在开始画我们的第一个版 图之前，我们还需要对一个很重要的窗口 进行一番了解。
这是Edit 菜单， 蓝框为bindkey。
U 和 u 是撤销和 重复；
Del 是删除。
Create
最基本的操作，create shape。
P 是多边形，p 是 path， r 是矩形，l 是 Label。
Create Path 弹 出的窗口，你 可以用 F3 来 开关。其他命 令弹出窗口相 似，均可使用 F3。
Layer Orientation
一般使用水平，垂直，或90度翻转
Create pin
Auto pin 适用于在 path 上打 pin，pin 和 path 是 同一个 layer；
Create pin from label 适用 于已打过 label 的场合。
Auto pin pin from label
启动命令 在UNIX命令提示符后输入： icfb & 或
layoutPlus & 可启动软件。
CIW window（命令解释窗口）
Log Filter
Library Path Editor
B、特有的Library结构
Library Cell and view Open a design Edit inside of a library
Metal contact
版图和截面图
INPUT
Legend of each layer
N-well P-diffusion N-diffusion Polysilicon
Metal contact
OUTPUT
VDD
OUTPUT
GND
FOX
P+
P+
nwell
N+
N+
P-substrate
3、Layout design tool
Bindkey
Global settingUser Preference
Key:F3
Global settingSave Default .cdsenv 包含工具的默认设置
Display option
v
Layout editor option
Cellview properties (在layout editor界面，Shift + q)
II. Virtuoso enviroment setup
如何启动 Virtuoso ? Cadence 特有的文件管理模式（Library）； 如何建立 layout design enviroment ? 如何灵活运用 LSW 窗口？ Virtuoso 的一些基本设置。
A、启动相关
Cadence 简介 Virtuoso 的环境设置 Virtuoso layout editor 的操作（1） Virtuoso layout editor 的操作（2） 总结
I. Cadence 简介
基于 UNIX 平台的 IC 开发工具软件包， 能完成从前端到后端的几乎所有的设计工 作；
业界中进行 layout design 主流工具就是 Cadence 软件包中的 Virtuoso layout editor。
此处略，参见后面 Virtuoso 的操作（2）中 数据导出部分的内容。
Create 设计库方法：
我们推荐你采用设计库和工艺库分离的结构， 只在设计库中进行设计，而工艺库则作为 一个参考供不同的设计库所引用。
步骤1相同，步骤2选择 Don’t need a techfile，点 OK，完成。
如果你需要在设计库中进行版图开发，你可以 如下操作，建立设计库同工艺库之间的关联： 选择 CIW menuTechnology File Attach to
Example:CMOS
gate oxide
p well n+
p-epi p-
TiSi2
field oxide
Al (Cu) SiO2
tungsten
n well
SiO2 p+
Example NPN
Exercise 1
Please draw the cross section and layout of PMOS (condition: P-sub, n-well, single poly, double metal, standard CMOS technology.)
C、设计环境构建
Create工艺库方法一： 适用于有technology file的情况
1、使用该 tf file 来创建一个 new library;
2、填入name，选择compile new techfile;
3、填入 tf 文件路径和文件名，点 OK，完 成；
方法二：适用于 Foundry 提供 gds 文件的情 况。
如图红框为 命令
蓝框为命令 的快捷方式， 即bindkey。
直接用鼠标 右键拉框也 可放大缩小。
Select
Full objects
F4可以切换
Parts Of objects
Left-click 选择图形，shift可增加，ctrl可 减少。
全选 ctrl + a， 全不选，在空白处点一下。
在CIW窗口中选择 Edit Layers…，
弹出窗口，注意选择，点Add…，（注意 每次修改都要save）
出现窗口，可设置增加 pair，点击
出现窗口，可设置display.drf文件，配置 layer的显示。
E、基本设置
Bindkey Global setting Display option Layout editor option
Set drawing layer Set layer visible Set layer selectable Set valid layer Set layer purpose pair
i. Set drawing layer
工艺信息
基本概念
5、符号，截面图，版图（top view) 对应关系
Inverter
input
VDD
PMOS s
g
b
d
NMOS d
g
b
output
s
GND
Stick-diagram
INPUT
GND
VDD
OUTPUT
Legend of each layer
N-well P-diffusion N-diffusion Polysilicon
mask
芯片代工
Wafer(die)
（Foundry）
封装 （packet）
基本概念
3、Layout design 对于整个IC design 的重要意义：
对Hale Waihona Puke 数字电路设计流程来说：Layout engineer 主要是为设计者提供经过验 证的单元版图库 (library)，一般来说这样 的工作主要是由一些 Foundry 和 Service 公司来完成，对于 Fabless 来说，主要是 应用已有的库和IP Core来作布局布线，以 及验证等一些工作；
1、版图设计的重要性
▪前端设计同最终芯片产品之间的一 个重要接口； ▪芯片的品质不仅依靠前端设计的优 劣，在某些情况下，同版图设计的 联系更紧密，尤其在 analog/mixsignal/RF circuit design中。
2、基本概念
1、半导体工艺流程（Technology Process） 目前的主流工艺为 CMOS, BiCMOS 等，还包括有一些特殊工艺。
Middle-click 使得层在可见与 不可见之间转化。
“shift＋click middle”使得除一个 层之外的所有层均
不可见
iii. Set layer selectable
LSW 窗口默认状态是全部可 选，你也可以通过点击 AS 来确定全部可选。
点击 NS 来确定全部不可选的 状态。
在 LSW 窗口中用鼠标 left-click 你要使用的 layer。
使用Layer Tap 命令。
ii. Set layer visible
点 AV 按钮，所有的 layer 都可 见
点 NV 按钮，在 layout 上除你 选中的 layer 可见，其余 layer 均不可见。
“shift+click”可以改变层的显示
对analog / mix-signal电路的设计来说：
由于一般模拟部分采用全定制（fullcustom）方法设计，故模拟部分的对 layout 要求较高，需要一定的技巧，这就 对 layout engineer 提出较高要求，保持同 前端设计人员的紧密联系，才能做出理想 的芯片。
基本概念
4、进行版图设计需要那些条件? 针对工艺的不同，Foundry厂都会提 供该工艺各层的说明文件，ts文件 （包含工艺信息），以及DRC 和 LVS文件等。如果没有gds文件，那 一般需要你自己创建一个 tf 文件。
窗口左下角，会出现你正在操作的命令的 提示，供你参考。
Move & Copy
先按 c 或 m ,然后再 点 shape，
或者先选中 shape ， 再按 c 或 m 也可以。
Yank 为剪切 Paste 为粘贴 一起使用
我们可以选择设置 Array ：
Snap mode
Snap mode：用 Create Path 来演示：
基本概念5符号截面图版图topview对应关系invertervddinputoutputgndpmosnmosstickdiagramndiffusionpdiffusionpolysiliconmetallegendeachlayercontactnwellgndinputvddoutput版图和截面图ndiffusionpdiffusionpolysiliconmetallegendeachlayercontactnwellpsubstratenwellvddoutputgndfoxinputoutput3layoutdesigntoolcadence简介virtuoso的环境设置virtuosolayouteditor的操作1virtuosolayouteditor的操作2总结cadence简介基于unix平台的ic开发工具软件包能完成从前端到后端的几乎所有的设计工业界中进行layoutdesign主流工具就是cadence软件包中的virtuosolayouteditor
Cellview properties > view properties
III. Virtuoso 的操作（1）
Layout Editor 基础操作 缩放，生成，移动，复制，选择等； 打 pin，属性修改和创建 instance 等； Diva DRC 设计规则检查。
Pan and Zoom
初始化文件（Initializing ） 登入UNIX系统： .cshrc 运行 Cadence：.cdsinit cds.lib 和.cdsenv .cdsinit 包含信息有 bindkey，default，SKILL command等，（还可定制 affirma 模拟仿真环 境）； cds.lib 包含库同目录的对应关系。 .cdsenv 在后面介绍
Layout Training
Outline
为什么要学习 layout design? 在进行 layout design 之前必须掌握的几个
概念； Layout software（Virtuoso）的使用方法； Digital cell 的 layout design； Analog cell 的 layout design。
Create instance
这是我们用的较多的命 令，相当于schematic editor 中的 Add instance 命令。
DRC 检查
设计规则检查，使用 默认值即可。
IV. Virtuoso 的操作（2）
版图设计中层次化的结构和操作； 数据的导出。
Hierarchy Concept
选择设计库 attach to 工艺库，完成。
Exercise 2
Create a technology library (name: my_tech)
Create a design library (name: my_design)
Create attachment between the 2 library (design attach to technology )
基本概念
2、Layout engineer 应该知道的一些 专业术语：
1) Layout design 所生成的数据格式： *.gds 文件
2) Tapeout：标志着设计工作的完成。
3) Tapeout后的芯片加工流程：
设计公司
Tapeout， 提供gds文件
得到封装好的 芯片，测试
掩膜工厂 （mask）
“click right”可 以使一个层在选 择与不选择之间 进行转换
Shift + right-click 也可以使某 layer 可选，其余不可选。
iv. Set valid layer
注意红色框中操作
可以把你的改变save下来。
v. Set layer purpose pair
附1
生成 tf 文件的步骤： 1、按下图选择 Dump;
2、如图操作，注意红色框内的设置，填入 要生成的 tf file name，点 OK，完成。按 vi编辑器操作，即可。
D、LSW窗口
现在你已经可以在你新建的设计库中进行 版图设计了，但在开始画我们的第一个版 图之前，我们还需要对一个很重要的窗口 进行一番了解。
这是Edit 菜单， 蓝框为bindkey。
U 和 u 是撤销和 重复；
Del 是删除。
Create
最基本的操作，create shape。
P 是多边形，p 是 path， r 是矩形，l 是 Label。
Create Path 弹 出的窗口，你 可以用 F3 来 开关。其他命 令弹出窗口相 似，均可使用 F3。
Layer Orientation
一般使用水平，垂直，或90度翻转
Create pin
Auto pin 适用于在 path 上打 pin，pin 和 path 是 同一个 layer；
Create pin from label 适用 于已打过 label 的场合。
Auto pin pin from label
启动命令 在UNIX命令提示符后输入： icfb & 或
layoutPlus & 可启动软件。
CIW window（命令解释窗口）
Log Filter
Library Path Editor
B、特有的Library结构
Library Cell and view Open a design Edit inside of a library
Metal contact
版图和截面图
INPUT
Legend of each layer
N-well P-diffusion N-diffusion Polysilicon
Metal contact
OUTPUT
VDD
OUTPUT
GND
FOX
P+
P+
nwell
N+
N+
P-substrate
3、Layout design tool
Bindkey
Global settingUser Preference
Key:F3
Global settingSave Default .cdsenv 包含工具的默认设置
Display option
v
Layout editor option
Cellview properties (在layout editor界面，Shift + q)
II. Virtuoso enviroment setup
如何启动 Virtuoso ? Cadence 特有的文件管理模式（Library）； 如何建立 layout design enviroment ? 如何灵活运用 LSW 窗口？ Virtuoso 的一些基本设置。
A、启动相关
Cadence 简介 Virtuoso 的环境设置 Virtuoso layout editor 的操作（1） Virtuoso layout editor 的操作（2） 总结
I. Cadence 简介
基于 UNIX 平台的 IC 开发工具软件包， 能完成从前端到后端的几乎所有的设计工 作；
业界中进行 layout design 主流工具就是 Cadence 软件包中的 Virtuoso layout editor。
此处略，参见后面 Virtuoso 的操作（2）中 数据导出部分的内容。
Create 设计库方法：
我们推荐你采用设计库和工艺库分离的结构， 只在设计库中进行设计，而工艺库则作为 一个参考供不同的设计库所引用。
步骤1相同，步骤2选择 Don’t need a techfile，点 OK，完成。
如果你需要在设计库中进行版图开发，你可以 如下操作，建立设计库同工艺库之间的关联： 选择 CIW menuTechnology File Attach to
Example:CMOS
gate oxide
p well n+
p-epi p-
TiSi2
field oxide
Al (Cu) SiO2
tungsten
n well
SiO2 p+
Example NPN
Exercise 1
Please draw the cross section and layout of PMOS (condition: P-sub, n-well, single poly, double metal, standard CMOS technology.)
C、设计环境构建
Create工艺库方法一： 适用于有technology file的情况
1、使用该 tf file 来创建一个 new library;
2、填入name，选择compile new techfile;
3、填入 tf 文件路径和文件名，点 OK，完 成；
方法二：适用于 Foundry 提供 gds 文件的情 况。
如图红框为 命令
蓝框为命令 的快捷方式， 即bindkey。
直接用鼠标 右键拉框也 可放大缩小。
Select
Full objects
F4可以切换
Parts Of objects
Left-click 选择图形，shift可增加，ctrl可 减少。
全选 ctrl + a， 全不选，在空白处点一下。
在CIW窗口中选择 Edit Layers…，
弹出窗口，注意选择，点Add…，（注意 每次修改都要save）
出现窗口，可设置增加 pair，点击
出现窗口，可设置display.drf文件，配置 layer的显示。
E、基本设置
Bindkey Global setting Display option Layout editor option