DRAM信号主要参数及仿真应用-2017.5

该电阻如果在几个DRAM中共用，各芯片校验时不能产生命令冲突，且该引脚
总的容性负载不能超过5.2pf；
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ZQ calibration
1.目前用的32G+3GB 存储器；内部包含了4个位宽为16bit的DRAM，组成两个RANK， 连接两个ZQ引脚用于校验 。 2.16GB+2GB的存储器；由2个die，各32bit位宽的DRAM组成，,搭配一个ZQ 电阻。 另外目前三星16+2 （KMR820001M-B609）也是四个die封装，需要连接两个Rzq。
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IBIS 模型
•Output模型主要的电气参数： 1. Power clamp & GND clamp ：钳位二极管特性 2. Pull up & Pull down： 上拉下拉I/V特性曲线，驱动力 3. Rise time & Fall time :上升沿下降沿的时间特性 4. Ramp : dv/dt，slew rate 5. 半导体芯片电容C_comp，封装寄生LCR参数 6. 时序测试参数 • Vmeas：输出电压测量参考值 • Rref：测试电路的负载电阻 • Cref：测试电路的负载电容 • Vref：测试电路的负载参考电压
支走线的数量和他们的长度，但是却会导致时钟和strobe信号在每个芯片上的无法
同步,这使得控制器很难以保持Tdqss ,tdss和tdsh这些时序。DDR3通过write leveling特性，来调整CLK和DQS之间的时间差。存储器控制器可以调整DQS信号
的时延，来与时钟信号的上升沿对齐。控制器不停对DQS进行延时，直到发现时钟
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Write leveling
通过DQ线来反馈CLK和DQS之间的时间差，超前反馈0，滞后反馈1，直至产生由0到 1或1到0的变化。 每组DQS/DQS#都会进行 调整。
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IBIS 模型
Output等效模型
模块1 表示自器件的Pad 到Pin 的寄生参数其中C_comp表示，由输出Pad 钳位二极管和输入 管，该ouput Pin 同时也为Input Pin 时引起的输出电容 L_pkg、R_pkg以及C_pkg表示由绑定引线和Pin 引起的电感电阻和电容在模型文件的package 描述中会给出具体的分布范围 模块2 表示器件内部的ESD保护二极管或钳位二极管,模型文件中电压与电流关系表-即V/I 表 的clamp 数据描述的就是这对二极管的特性 模块3 表示开关管的开关时间特性，在模型文件中用dV/dt 表示 模块4 表示下拉开关管IBIS ，模型文件V/I 表的Pulldown 数据描述这个开关管的特性 模块5 表示上拉开关管IBIS ，模型文件V/I 表的Pullup 数据描述这个开关管的特性
兼容不同存储器时，需要确认存储器内部die的个数，满足Rzq的需求。
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ZQ calibration
示例为4颗16bit位宽的芯片组 成两个32bit位宽的D个Rank
校准的时候，两个chip都能够 有一个电阻连接。
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IBIS 模型的利用
一、利用IBIS 模型可以初步计算封装的输出阻抗信息 利用等效电容电感值测试；特性阻抗计算公式Z=squre(L/C)
MSM8936 IBIS模型中eMMC时钟线的输出阻抗计算： Zpkg=squre[Lpin/(Cpin+Ccomp）=squre[1.237/(1.78+0.378)]=23ohms
•RON电阻值的选择：通常有34.4ohms（240/7）、40ohms (240/6)、48ohms (240/5)、60ohms（240/4）、80ohms（240/3）；根据仿真结果在MR3寄存器中 进行设置；Default值为40ohms。 •DDR3的Ron值比DDR2稍大，阻值相对更集中一点；更有利于降低功耗和阻抗匹 配。
Ron MR3电阻值的实现： 是通过控制导通的 240ohms leg的个数来实现。 ODT有相同的控制模块， 可以通过命令控制ODT功能 的开关以及阻值的选择。
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ODT
DRAM控制器进行写操作的时候通过ODT引脚控制ODT功能的开关，进行信号匹配， ODT功能应用在DQ[0：31]、DQS\DQS#[0:3]、DM [0:3]信号上。
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ZQ calibration
差分信号DQS会出现交叉点不在中心值，造成采样偏差；DQ信号由 于电压波动和温漂影响会出现抖动和时延。
造成差分信号交叉点偏移
造成信号抖动和时延
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ZQ calibration
校验控制模块包含一个ADC,比较器、滤波器和一个内部参考电压；校验控制模块内的 240ohms leg跟输出驱动和ODT内部的是一致的;使用稍大于240 ohms的聚乙烯电阻，通
DRAM 信号参数及仿真基础
2017-05
内容
1. 2. 3. 4. 5. 6. 7. DRAM堆叠框图 ZQ calibration RON&MR3 ODT Write leveling IBIS模型介绍 IBIS模型应用
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DRAM结构框图
通常DRAM内部会封装多颗die来实现大容量存储，就会存在信号线 同时连接到不同的die上；并且DDR速率很高，这对信号线的拓扑结 构和传输线匹配都有很高的要求。
ZQ calibration
DRAM接口中包含端接电阻和输出驱动器，而为了在温度和电压发生 变化的情况下仍能保持信号完整性，就需要对这些终端电阻和输出驱 动器进行定期校准。 未经校准的终端电阻会直接影响信号质量，而调整不当的输出驱动器 则会使有效信号跃迁偏离参考电平，从而导致数据和选通信号之间出 现偏差。
过不断调整V[0：4]，使Xres处的电压与内部的参考电压（VDDQ/2）相等;并将该组V[0：
4]代码写入到其他输出驱动模块和ODT模块中。
校准模块内部结构
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ZQ calibration
ZQ 校准电阻的要求： 每个DRAM芯片的ZQ引脚需要连接一个1%精度的240ohms电阻，一般根据内 部die 的数量，每两个die需要一个ZQ电阻，四个die需要使用2个ZQ引脚来校 准，满足校验周期和负载电容的要求。
ZQ calibration对工艺、温度、电压（PVT）造成的差异都能进行有效的校准。
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ZQ calibration
存储器中关于ZQ calibration 的寄存器设置，通过对MR10寄存器的写操作可 以控制ZQ校准命令。
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存储器Drive strength MR3
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IBIS 模型的利用
利用Pull down 典型值曲线;传输线阻抗为50欧时，源端总的电阻也为50 欧时，信号匹配；这样驱动端输出的电流为1.8V/(2*50)=18ma，在曲线中 找到18ma对应的电压值0.35V, 利用曲线近似线性的特性计算： Rout=0.35/18ma=20Ω Rseries=50-20=30Ω
IBIS 模型
Output模型主要参数： AC timing 测试模型：在电平转换芯片、redriver、控制器芯片中都能找到这个时序测试电路。 用来测试开关的导通时间，时延等。
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IBIS 模型
Input等效模型： 对于输入管脚其IBIS 模型只包括图1 中的模块1 RLC 和模块2嵌位二极管 部分。 IBIS 模型中一个管脚可以具有两种 属性即输入和输出属性。 输入模型需要定义Vih、Vil属性
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DRAM结构框图
• 海力士4GB--8Gbx4
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DRAM结构框图
• 海力士3GB --8Gbx2+8Gb
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DRAM结构框图
• 美光3GB --6Gbx4
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DRAM结构框图
• 不同容量配置的堆叠图
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ODT
往DRAM颗粒中写入数据时需要关闭终结电阻，在待命状态则打开终结电阻；解决了 DRAM颗粒之间的信号反射。ODT只在接收端打开，发送端始终保持关闭状态。 ODT功能开启会增加功耗。
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ODT
多RANK结构存储器ODT功能的配置--READ
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ODT
多RANK结构存储器ODT功能的配置--WRITE
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Write leveling
Write Leveling:为了得到更好的信号完整性，DDR3存储模块采取了Fly_by的拓扑 结构，来处理命令、地址、控制信号和时钟 。Fly_by的拓扑结构可以有效的减少分
和DQS时间对应起来，由此可以保证tDQSS。
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Write leveling
DDR3 采用的Fly-by 拓扑结构，不再采用 DDR2使用的T型分支拓扑结构（分支多， 阻抗不易控制，容易产生反射）。 由于采用fly-by连接造成时钟在不同的芯 片会有几十ps的时间偏差。 黄色-时钟、地址、命令信号 蓝色-DQ、DM、DQS （point to point） DQS和CLK线长保持在7mm以内即可，write leveling可以调整其时序。
内部总线连接情况
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ZQ calibration
ZQ引脚的走线及电阻的放置要求： 1.电阻采用1%精密电阻 2.摆放靠近存储器，减少走线电容等影响，一般1cm以内。 3.电阻及走线远离噪声源以及发热源
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ZQ calibration
ZQ calibration commands 主要有两种ZQ校验的命令 1.ZQCL(ZQ calibration Long) 主要用于初始化或者开机重启过程中； 耗时较长，用于解决工艺差异产生的偏差，使DRAM满足最初的温度和电压设置。 需要耗费512个时钟周期，校验命令时，数据线必须保持idle状态，ODT等设置 关闭。 2.ZQCS(ZQ calibration Short) 用于追踪正常操作过程中的电压和温度 变化，周期性的ZQCS校验使DRAM在整个电压和温度范围内，输出阻抗和端接电 阻维持稳定，需要耗费64个时钟周期；校验频次可以根据电压和温度的变化大 小进行调整。 短周期校准ZQCS，可以根据温度和电压的变化情况进行校验频次的设置。 简单说就是把内部电阻精确的调整到240ohms上。
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CPU Ron&Slew rate
•Ron电阻值的选择，默认Ron=5，即为240/5=48ohms Rout: PCB阻抗偏差较大时，调小驱动力有较好效果 pslew&nslew: SSN、上下边沿调整、VCC noise问
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RON&MR3实现方式
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IBIS 模型
Output模型主要参数： 1. Rise time： 输出端通过50ohms电阻连接到地，输 入端由低到高变化，获得电阻端的波 形。 2. Fall time： 输出端通过50ohms电阻连接到VCC， 输入端由高到低变化，获得电阻端的 波形
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•Output模型主要电气参数：
IBIS 模型
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IBIS 模型
Output模型主要参数： 1. Power down曲线:将buffer 的驱动端 设为low，外部扫描电源加到输出端， 扫描电压范围 -VCC到2VCC 2. Power up曲线:将buffer 的驱动端设 为high，外部扫描电源加到buffer输 出端，扫描电压范围 -VCC到2VCC 3. Ground clamp曲线:将buffer 的驱动 端设为高阻，外部扫描电源加到输出 端，扫描电压范围 -VCC到2VCC 4. Power clamp曲线:将buffer 的驱动端 设为高阻，外部扫描电源加到输出端， 扫描电压范围 VCC到2VCC