EDA设计流程课件
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《数字电子技术基础》EDA课程设计 ppt课件
《数字电子技术基础》 EDA课程设计课件
授课教师：赵慧 华中科技大学文华学院
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第一部分 《课设》概述
一、目的 ； 二、要求 ； 三、EDA技术简述； 四、数字系统的实现 ； 五、小型数字系统设计方法 ； 六、撰写《课设》报告格式及要求 ； 七、 《课设》注意事项 。
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第一部分 课程设计概述
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一、课程设计目的
一、目的：
⒈ 课程设计是一实践教学环节，是针 对《数字电子技术基础》课程的要求对 学生进行综合性训练，在自学和实践训 练中培养学生理论联系实践，独立地解 决实际问题；与此同时熟悉和了解现代 EDA技术 。为后续课程学习和工作打下 实践基础。
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一、课程设计目的
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四、数字系统的实现
四、数字系统的实现
⑴ 缩小体积、减轻重量、降低功耗；
⑵ 提高可靠性，用ASIC芯片进行系统集成后外
部连线减少，因而可靠性明显提高；
⑶ 易于获得高性能，ASIC是针对专门应用而特
别设计的；系统设计、电路设计、工艺设计之
间紧密结合，这种一体化的设计有利于获得前
所未有的高性能系统；
⒌ 熟悉培养严肃认真的工作作风和严谨 科学态度。
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三、EDA技术简述
三、EDA技术简述
EDA是电子设计自动化（Electron Design Automatio）
目前电子技术的发展使电子系统越来越来 复杂，传统的手工和简单工具已无法满足设计 需求，因而利用计算机和相应的设计软件成为 当前常用的设计方法。数字系统设计的发展日 新月异，数字系统设计的理念和设计方法在过 去的几十年时间也发生了深刻的变化，
第03章EDA设计流程与开发
EDA技术与 技术与VHDL 技术与 IP的功能块。 IP的功能块。 的功能块 原理图编辑绘制完成后， 原理图编辑绘制完成后，原理图编辑器将对输入的图形文件进行排 之后再将其编译成适用于逻辑综合的网表文件。 错，之后再将其编译成适用于逻辑综合的网表文件。用原理图表达的 输入方法的优点是显而易见的： 输入方法的优点是显而易见的： 设计者进行电子线路设计不需要增加新的相关知识（诸如HDL （1）设计者进行电子线路设计不需要增加新的相关知识（诸如HDL 等）。 方法与用PROTEL作图相似，设计过程形象直观， PROTEL作图相似 （2）方法与用PROTEL作图相似，设计过程形象直观，适用于初学 或教学演示。 或教学演示。 对于较小的电路模型，其结构与实际电路十分接近， （3）对于较小的电路模型，其结构与实际电路十分接近，设计者 易于把握电路全局。 易于把握电路全局。 由于设计方式接近于底层电路布局， （4）由于设计方式接近于底层电路布局，因此易于控制逻辑资源 的耗用，节省面积。 的耗用，节省面积。 然而，使用原理图输入方式的设计方法的缺点同样是十分明显的： 然而，使用原理图输入方式的设计方法的缺点同样是十分明显的： 由于图形设计方式并没有标准化，不同的EDA EDA软件中的图形处 （1）由于图形设计方式并没有标准化，不同的EDA软件中的图形处 理工具对图形的设计规则、存档格式和图形编译方式都不同， 理工具对图形的设计规则、存档格式和图形编译方式都不同，因此图 形文件兼容性差，难以交换和管理。 形文件兼容性差，难以交换和管理。 随着电路设计规模的扩大、 （2）随着电路设计规模的扩大、原理图输入描述方式必然引起一 系列难以克服的困难，如电路功能原理的易读性下降， 系列难以克服的困难，如电路功能原理的易读性下降，错误排查困
基于EDA软件的FPGA/CPLD EDA软件的FPGA/CPLD开发流程框图 图3-1基于EDA软件的FPGA/CPLD开发流程框图
第3章EDA设计流程及其工具学习课件
精品
2、半定制或全定制ASIC 统称为掩模(MASK)ASIC，或直接称ASIC。 特点：用户设计IC，IC 厂家生产 三种级别： A、半导体元件、连线的大小与尺寸，电路全定 制 B、片内晶体管固定，用户设计连线 半定制 C、库内含标准单元，如SSI逻辑块、MSI逻辑 块、数据通道模块、存储器、IP，乃至系统级模 块。用户在EDA工具上进行开发/粘贴。
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3、混合ASIC 混合ASIC：指既具有面向用户的可编程功能和 逻辑资源，同时也含有可方便调用和配置的硬件 标准单元模块，如CPU、RAM、ROM、硬件加 法器、乘法器、锁相环等。 Xilinx和Altera公司已经推出了这方面的器件， 如Virter-II Pro系列和Stratix系列等。混合ASIC为 SoC的设计实现成为便捷的途径。
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3、二者综合使用。把图形的直观与HDL的优势结 合起来。
如用VHDL描述各个电路模块，而用原理图输入方 式连接各个电路模块，可直观表示系统的总体框架。 如状态图输入的编辑方式，即用图形化状态机输入 工具，用图形的方式表示状态图。当填好时钟信号 名、状态转换条件、状态机类型等要素后，就可以 自动生成VHDL、Verilog程序。 总体上看，纯粹的HDL输入设计仍然是最基本、 最有效和最通用的输入方法。 精品
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(3)VHDL行为仿真 ：对顶层模型进行仿真 测试，检查模拟结果，继而进行修改和 完善。这一过程与最终实现的硬件没有 任何关系，也不考虑硬件实现中的技术 细节。 (4) RTL级 (Register Transport Level寄存器 传输级)建模。用VHDL中可综合子集中 的语句完成的，即可以最终实现目标器 件的描述。 (5)前端功能仿真。功能仿真与硬件无关 (6)逻辑综合。使用逻辑综合工具将VHDL 行为级描述转化为结构化的门级电路。
EDA简介PPT课件
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6. EDA的发展趋势
• IC设计的发展方向：单片系统或称系统集成芯片， 即在一个芯片上完成系统级的集成。
• 更趋于电路行为级的硬件描述语言，如SystemC、 Superlog及系统级混合仿真工具，可以在同一个开发 平台上完成高级语言，如C/C++等，与标准HDL语言 （Verilog HDL、VHDL） 或其他更低层次描述模块 的混合仿真。
• FPGA与ASIC正在互相融合，取长补短。
• 目前，许多PLD公司开始为ASIC提供FPGA 内核。
• 现在，传统ASIC和FPGA之间的界限正变得模糊。 系统级芯片不仅集成RAM和微处理器，也集成FPGA。
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二、 EDA设计流程及其工具 FPGA/CPLD设计流程
应用于FPGA/CPL.D的EDA开发流程
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1. EDA技术实现目标
利用EDA技术进行电子系统设计，最后的目标 是完成专用集成电路ASIC的设计和实现。
三条实现途径： 1)超大规模可编程逻辑器件***
主流器件：
FPGA（Field Programmable Gate Array) CPLD (Complex Programmable Logic Device)
生产工艺直接相关，因此可移植性差；
（5）只有在设计出样机或生产出芯片后才能进行实测。
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采用EDA技术的优点：
（1）采用硬件描述语言作为设计输入； （2）库（Library）的引入；（支持自动设计） （3）设计文挡的管理； （4）强大的系统建模、电路仿真功能； （5）具有自主知识产权； （6）开发技术的标准化、规范化以及IP核的可利用性； （7）适用于高效率大规模系统设计的自顶向下设计方案； （8）全方位地利用计算机自动设计、仿真和测试技术； （9）对设计者的硬件知识和硬件经验要求低； （10）与以CPU为主的电路系统相比，高速性能好； （11）纯硬件系统的高可靠性。
EDA课件EDA设计流程
其他HDL仿真器
2.3.5 下载器
2.4 QuartusII 简介
图形或 HDL编辑
设计 输入
Analysis & Synthesis （分析与综合）
综合或 编译
Filter （适配器）
Assembler （编程文件汇编）
适配器件
Timing Analyzer （时序分析器）
仿真
图1-9 Quartus II设计流程
2.1 设计流程
图2-1 应用于FPGA/CPLD的EDA开发流程
2.1 设计流程
2.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入
状态图输入
波形图输入
原理图输入
2. HDL文本输入
在EDA软件的图形编辑界面上绘 制能完成特定功能的电路原理图
将使用了某种硬件描述语言(HDL)的电路设计文本， 如VHDL或Verilog的源程序，进行编辑输入。
2.3.2 HDL综合器
FPGA Compiler II、DC-FPGA综合器、 Synplify Pro综合器、LeonardoSpectrum综合 器和Precision RTL Synthesis综合器
2.3.3 仿真器 2.3.4 适配器
VHDL仿真器 Verilog仿真器
Mixed HDL仿真器
数字 ASIC
数模
混合 模拟 ASIC ASIC
图2-2 ASIC分类
2.2 ASIC及其设计流程
2.2.1 ASIC设计方法
ASIC 设计方法
全定制法
半定制法
门阵列法 标准单元法 可编程逻辑器件法
图2-3 A设计的流程
系统规范说明
clk resetL
EDAPPT课件
1. EDA技术的起源 2. EDA技术的发展技术及特点
常用EDA软件介绍
1. EDA软件的分类 2. EDA软件的发展趋势
EDA工程的设计流程 EDA工程的设计方法
1.1 EDA技术简介
EDA(Electronic Design Automation 电子设计
自动化)的定义：
1. 狭义的定义： 以计算机为工作平台; 以相关的EDA开发软件为工具; 以大规模可编程逻辑器件（包括CPLD、FPGA、 EPLD等）为设计载体； 以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述的主要表达方式； 自动完成系统算法，电路设计，最终形成电子系统或 专用集成芯片的一门新技术。
20世纪70年代，由于设计师对图形符号使用数量有限， 因此传统的手工布图方法无法满足产品复杂性的要求， 更不能满足工作效率的要求，就产生了一些单独的软件 工具，主要有印制电路板（PCB）布线设计、电路模拟、 逻辑模拟及版图的绘制等。
这种应用计算机进行辅助设计的时期，就是计算机辅助 设计CAD阶段。
利用这些工具，设计师能在产品制作之前预知产品的
功能与性能，能生成产品制造文件，使设计阶段对产 品性能的分析前进了一大步，这就是真正的计算机辅 助工程设计CAE阶段。
飞速发展，其工艺水平已
达到了深亚米微米级，在一个芯片上可以集成上百万、 上千万乃至上亿个晶体管，芯片的工作频率可达到 GHz，发展到了甚超大规模集成电路阶段。
该阶段的硬件系统设计，仍然使用大量不同型号的标
准芯片，实现电子系统设计。
随着微电子工艺的发展，相继出现了集成上万只晶体
管的微处理器、集成几十万乃至上百万储存单元的随 机存储器和只读存储器的超大规模集成电路。
常用EDA软件介绍
1. EDA软件的分类 2. EDA软件的发展趋势
EDA工程的设计流程 EDA工程的设计方法
1.1 EDA技术简介
EDA(Electronic Design Automation 电子设计
自动化)的定义：
1. 狭义的定义： 以计算机为工作平台; 以相关的EDA开发软件为工具; 以大规模可编程逻辑器件（包括CPLD、FPGA、 EPLD等）为设计载体； 以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述的主要表达方式； 自动完成系统算法，电路设计，最终形成电子系统或 专用集成芯片的一门新技术。
20世纪70年代，由于设计师对图形符号使用数量有限， 因此传统的手工布图方法无法满足产品复杂性的要求， 更不能满足工作效率的要求，就产生了一些单独的软件 工具，主要有印制电路板（PCB）布线设计、电路模拟、 逻辑模拟及版图的绘制等。
这种应用计算机进行辅助设计的时期，就是计算机辅助 设计CAD阶段。
利用这些工具，设计师能在产品制作之前预知产品的
功能与性能，能生成产品制造文件，使设计阶段对产 品性能的分析前进了一大步，这就是真正的计算机辅 助工程设计CAE阶段。
飞速发展，其工艺水平已
达到了深亚米微米级，在一个芯片上可以集成上百万、 上千万乃至上亿个晶体管，芯片的工作频率可达到 GHz，发展到了甚超大规模集成电路阶段。
该阶段的硬件系统设计，仍然使用大量不同型号的标
准芯片，实现电子系统设计。
随着微电子工艺的发展，相继出现了集成上万只晶体
管的微处理器、集成几十万乃至上百万储存单元的随 机存储器和只读存储器的超大规模集成电路。
EDA-基本逻辑电路设计ppt课件
组合逻辑电路设计/译码器和编码器
译码器：将二进制码译成一组与输入代码一一对应的高、 低电平信号的过程称为译码。实现译码的电路称为译码器。 译码器是把输入的数码解出其对应的数码。 如果有N个二进制选择线，则最多可译码转换成2N个数 据。 如果一个译码器有N条输入线及M条输出线时，则称为 N×M译码器。 编码器：用特定的n位二进制代码表示某一种信息的过程 称为编码。实现编码功能的电路称为编码器。 编码器的功能与译码器恰好相反。 编码器是将2N个分离的信息代码以N个二进制码来表示。 如果一个编码器有N条输入线及M条输出线时，则称为 N×M编码器。
二、时序逻辑电路设计
1、锁存器 2、触发器 3、触发器的应用
时序逻辑电路设计/锁存器
锁存器(flip-latch)与触发器(flip-flop) 相同点：都具有记忆功能，存储二进制信号。 不同电：锁存器没有时钟信号作为启动信号；而触发 器有一个脉冲信号来启动它。 常用锁存器有RS锁存器和D锁存器。 d q ena D锁存器 d为数据输入端，ena为使能端。当ena=1时输出端状态 随输入端状态而变，当ena=0时输出端状态不变。
组合逻辑电路设计/简单门电路/ 2输入“与门”电路
查表法——利用真值表——行为描述方式 ARCHITECTURE ART OF MYAND2_1 IS BEGIN PROCESS(A,B) VARIABLE AB:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN AB:=A&B; CASE AB IS WHEN "00"=>Y<='0'; WHEN "01"=>Y<='0'; WHEN "10"=>Y<='0'; WHEN OTHERS=>Y<='1'; END CASE; END PROCESS; END ART;
第二章EDA流程与工具
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第二章EDA流程与工具
•2.1.3 适 配
• 适配器也称结构综合器，它的功能是将由综合器产生的 网表文件配置于指定的目标器件中，使之产生最终的下载文 件，如JEDEC、Jam格式的文件。适配所选定的目标器件 (FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列 。
• 逻辑综合通过后必须利用适配器将综合后网表文件针对某 一具体的目标器件进行逻辑映射操作，其中包括底层器件配 置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后 可以利用适配所产生的仿真文件作精确的时序仿真，同时产 生可用于编程的文件。
•综合
•功能仿真
•逻辑综合器
•FPGA/CPLD
•适配
•结构综合器
•时序与功能 •门级仿真
•FPGA/CPLD •编程下载
•1、功能仿真 •2、时序仿真
第二章EDA流程与工具
•2.1.1 设计输入(原理图／HDL文本编辑)
•1. 图形输入 入图 形 输
•
• 原理图输入 • 状态图输入 • 波形图输入
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第二章EDA流程与工具
•2.1.5 编程下载
• 通常，将对CPLD的下载称为编程(Program)，对FPGA中 的SRAM进行直接下载的方式称为配置(Configure)，但对于 OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编 程。 • FPGA与CPLD的辨别和分类主要是根据其结构特点和工作 原理。通常的分类方法是：
。
•综合器的使用也有两种模式：
•图形模式和命令行模式(Shell模式)。
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第二章EDA流程与工具
•2.3 常用EDA工具
•2.3.3 仿真器
EDA设计流程
EDA设计流程：设计输入，综合，适配，时序仿真和功能仿真，编辑下载,硬件测试VHDL综合：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配过程，综合仅对hdl而言的，综合过程将把软件的hdl描述与硬件结果挂钩是将软件转化为硬件电路的关键步骤，是文字描述与硬件实现的一座桥梁FPGA/CPLD基于什么结构:查找表结构器件；乘积项结构器件。
IP：知识产权核或知识产权模块，软IP：用vhdl等硬件描述语言描述的功能块。
固IP：完成综合的功能块。
硬Ip：提供设计的最终阶段产品即掩模资源共享：主要针对数据通路中耗费逻辑资源较多的模块，通过选择复用方式共享使用该模块，以减少使用该模块的使用个数，以减少资源浪费。
时钟边缘检测描述语句：“CLK'EVENT AND CLK='1'” 检测时钟信号CLK的上升沿的，<信号名>'EVENT 侧下降沿：CLK=’0’AND CLK’LAST_V ALUE=’1’、falling_edge()、CLK’EVENT AND (CLK=’0’)等各种状态机编码的优缺点：一般有限状态机(\状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点\状态机可以定义符号化枚举类型的状态\状态机容易构成性能良好的同步时序逻辑模块\状态机的VHDL表述丰富多样、程序层次分明，易读易懂\在高速运算和控制方面，状态机更有其巨大的优势\高可靠性 .)Moore型有限状态机.Mealy型有限状态机速度优化和面积优化：面积优化:指FPGA/CPLD的资源利用优化（资源共享，逻辑优化，串行化）a使用规模更小的可编程逻辑芯片，降低成本。
b可编程器件由于布线资源有限耗用资源过多会严重影响电路性能。
c为技术升级留下可编程资源。
d资源耗用过多会使功耗上升。
速度优化:流水线设计，寄存器配平，关键路径法。
标准逻辑矢量数据类型的赋值：B:OUT STD_logic_vector(7downto0);signalA:STD_logic_vector(1to4)进程中的信号与变量赋值：信号SIGNAL 变量V ARIABLE基本用法用于作为电路中的信号连线用于作为进程中局部数据存储单元适用范围在整个结构体内的任何地方都能适用只能在所定义的进程中使用行为特性在进程的最后才对信号赋值立即赋值变量Variable a: std_logic;信号Y<=a+b;结构体的定义：是实体所定义的设计实体中的一个组成部分标识符的格式：以英文字母开头，必须是单一“_”，且左右必须有英文或数字，不区分大小写，允许图形符号（回车符，换行符等），也允许有空格符。
第一讲-EDA简介PPT课件
（1）打开原理图编辑窗 “File”→ “ New”→ “File Type” → “Graphic Editor File” → “ OK”
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（2）右击鼠标，选择“Enter Symbol”，
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（3）调入所需各元件，并连接好， 输入各引脚名：a、b、co、so
（4）将图文件取名为：h_adder.gdf,存入E:\MY_PRJCT目录 “File”→ “ Save As”→ …… → “ OK”
9
自顶向下的设计流程
10
5. EDA与传统电子设计方法的比较
传统的电子系统或IC设计中，手工设计 占了较大比例。缺点如下：
（1）复杂电路的设计、调试十分困难； （2）如果某一过程存在错误，查找和修改十分不便； （3）设计过程中产生大量文挡，不易管理； （4）对于集成电路设计而言，设计实现过程与具体
在 MAX+plusⅡ编译设计主控界面上，它显示了 MAX+plusⅡ自动设计的各主要处理环节和设计流程， 包括设计输入编辑、编译网表提取、数据库建立、逻 辑综合、路基分割、适配、延时网表提取、编程文件 汇编（装配）以及编程下载9个步骤。
22
编译设计 主控界面
23
MAX+plusⅡ设计流程
编译网表 提取
2
1. EDA技术实现目标
利用EDA技术进行电子系统设计，最后的目标 是完成专用集成电路ASIC的设计和实现。
三条实现途径： 1)超大规模可编程逻辑器件***
主流器件：
FPGA（Field Programmable Gate Array) CPLD (Complex Programmable Logic Device)
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（2）右击鼠标，选择“Enter Symbol”，
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（3）调入所需各元件，并连接好， 输入各引脚名：a、b、co、so
（4）将图文件取名为：h_adder.gdf,存入E:\MY_PRJCT目录 “File”→ “ Save As”→ …… → “ OK”
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自顶向下的设计流程
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5. EDA与传统电子设计方法的比较
传统的电子系统或IC设计中，手工设计 占了较大比例。缺点如下：
（1）复杂电路的设计、调试十分困难； （2）如果某一过程存在错误，查找和修改十分不便； （3）设计过程中产生大量文挡，不易管理； （4）对于集成电路设计而言，设计实现过程与具体
在 MAX+plusⅡ编译设计主控界面上，它显示了 MAX+plusⅡ自动设计的各主要处理环节和设计流程， 包括设计输入编辑、编译网表提取、数据库建立、逻 辑综合、路基分割、适配、延时网表提取、编程文件 汇编（装配）以及编程下载9个步骤。
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编译设计 主控界面
23
MAX+plusⅡ设计流程
编译网表 提取
2
1. EDA技术实现目标
利用EDA技术进行电子系统设计，最后的目标 是完成专用集成电路ASIC的设计和实现。
三条实现途径： 1)超大规模可编程逻辑器件***
主流器件：
FPGA（Field Programmable Gate Array) CPLD (Complex Programmable Logic Device)
EDA 课件
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设计中心 Functional Simulation
A> 手动加测试激励进行仿真 B> 编写宏文件 编写宏文件(*.do)进行仿真 进行仿真 C> 编写测试平台进行仿真
设计中心
A> 手动加测试激励进行仿真
设计中心
• Set the AND2
entity-architecture pair as top-level unit for simulation: — click the "+" sign next to it and right click on the E/A pair to bring up the menu — select Set as Top Level option
网表合并、编译
逻辑配置映射到 目标元件
为FPGA布局布线
设计中心
• NCD (netlist circuit description) • NGD (native generic database) • BIT (a binary file，configuration bitstream)
设计中心
The Macro command parameters are case sensitive!
设计中心
设计中心
Adding the do file to the project
• Select File | Save as from the menu, type Macro_and2 in the File name box • select the Automatically add new files to design checkbox.
设计中心 Functional Simulation
A> 手动加测试激励进行仿真 B> 编写宏文件 编写宏文件(*.do)进行仿真 进行仿真 C> 编写测试平台进行仿真
设计中心
A> 手动加测试激励进行仿真
设计中心
• Set the AND2
entity-architecture pair as top-level unit for simulation: — click the "+" sign next to it and right click on the E/A pair to bring up the menu — select Set as Top Level option
网表合并、编译
逻辑配置映射到 目标元件
为FPGA布局布线
设计中心
• NCD (netlist circuit description) • NGD (native generic database) • BIT (a binary file，configuration bitstream)
设计中心
The Macro command parameters are case sensitive!
设计中心
设计中心
Adding the do file to the project
• Select File | Save as from the menu, type Macro_and2 in the File name box • select the Automatically add new files to design checkbox.
EDA第2讲PPT
1、QuartusII基本设计流程
VHDL文本输入方式
建立工程库目录，以存放工程设计文档 建立新的工程 建立VHDL文本源文件（以10进制计数器为例） 工程编译
时序仿真（设置输入I,观察输出O）
RTL电路观察
Tool/RTL Viewer（非必要） 引脚锁定（重新全局编译，引脚信息才会有效） 配置文件下载（JTAG、AS、JTAG间接配置） 30
注意：Funtional仿真要事先生成功能仿真网表文件
启动仿真 Processing/Start Simulation，观察结果
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常见仿真按钮功能说明
Waveform Editing Tool：可用来设置任意 形式输入信号。选中该按键后，在被设置 信号上，按下鼠标左键拖动，设置所需要 的输入波形。原先为高电平区域则被拖动 为低电平，原先为低电平区域则被拖动为 高电平。
Keep属性（VHDL语言中使用）
解决问题：不增加通道线的情况下，在仿真时
也能观察模块内部某些信号 原因：有些信号在逻辑综合和优化时被精减掉 或除名
用VHDL语言表 达？
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a
s
b
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS PORT (a,b,s : IN STD_LOGIC; y : OUT STD_LOGIC); END; ARCHITECTURE behave OF mux21a IS SIGNAL e,f,g : STD_LOGIC; ATTRIBUTE KEEP : BOOLEAN; inst ATTRIBUTE KEEP OF e,f,g : SIGNAL IS TRUE; y inst3 inst2 BEGIN e <= NOT s; inst1 f <= e AND a; g <= s AND b; y <= f OR g; END;
第二章 EDA设计流程
件合并为一个网表文件， 并使层次设计平面化。
VHDL综合器运行流程
①、约束条件：
在逻辑综合过程中，为优化输出和工艺映射的需要，一定
要有相应的约束条件以实现对设计实体的控制。 如： 面积、 速度、功耗、可测性。
②、工艺库：
工艺库将提供综合工具所需要的全部半导体工艺信息。即
工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出 的定时关系、输出的扇出限制和对单元所需的定时检查。
入原理图，而采用硬件描述语言输入方式就不存在这
个问题。
•
•
2) 硬件描述语言输入方式
硬件描述语言是用文本方式描述设计， 它分为普 通硬件描述语言和行为描述语言。 • 普通硬件描述语言有ABEL、 CUR和LFM等， 它 们支持逻辑方程、 真值表、 状态机等逻辑表达方式， 主要用于简单PLD的设计输入。 行为描述语言是目前 常用的高层硬件描述语言， 主要有 VHDL 和 Verilog HDL两个IEEE标准。 其突出优点有： 语言与工艺的 无关性， 可以使设计人员在系统设计、 逻辑验证阶段 便确立方案的可行性； • 语言的公开可利用性， 便于实现大规模系统的设计； 具有很强的逻辑描述和仿真功能， 而且输入效率高， 在不同的设计输入库之间的转换非常方便， 用不着对 底层的电路和PLD结构的熟悉。
④.
门级映射网表：
过程：取出优化后的布尔描述，并利用工艺库中得 到的逻辑和定时上的信息去做网表，网表是对用户所 描述的面积和速度指标的一种体现形式。工艺库中存 有大量的网表，它们的功能相同，但可以在速度和面 积之间权衡。
3） 适配
适配器也称结构综合器，它的功能是将由综合器产生的 网表文件配置于指定的目标器件中，使之产生最终的下载文 件，如JEDEC、Jam格式的文件。适配所选定的目标器件 (FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。