电子科大ASIC期末考试试题

电子科大ASIC期末考试试题
一、选择填空
1.下面哪一个被认为是行为级描述？（b、e、d(不清楚) ）
a)开关级；
b)算法级
c)门电路级
d)体系结构级
e)寄存器传输级
2.下面哪一个被认为是结构级描述？（a、c ）
a)开关级；
b)算法级
c)门电路级
d)体系结构级
e)寄存器传输级
3.考虑可测试性应该是（选择一个）：（）
1)在设计工作的开始
2)在设计工作进程的中间
3)在设计工作的结尾
4.综合软件的功能是（选择一个）：（4？）
1)将一个低级别的设计描述转换为一个功能上等效的高级别的设计描述
2)将一个用某一种HDL语言描述的设计转换为一个等效的用另一种HDL语
言描述的设计
3)从一个设计描述中产生一组测试向量
4)从一个功能上等效的、高级别的设计描述中产生一个低级别的设计描述
二、试描述并解释下列代码的执行结果，给出替代它的正确描述
begin: cnt
reg [3:0] k;
for (k=0;k<=15;k=k+1)
......;
end
4位计数器，0~15循环计数
三、判断下面有关verilog的说法是否正确（在相应的括号内填入对或错）
1)在理论上，一个器件能够永远维持亚稳定状态（n ）
2)一个器件进入亚稳态状态的可能性随着时钟频率的升高而增加（y ）
3)流水线技术可以降低系统功率损耗（y ）
4)由连续赋值语句assign赋值的变量可以是reg类型（n ）
四、简答题
1.解释IC设计过程中的verification和test的区别
Verification是rtl阶段，验证设计是否符合所想，分模块，较慢Test是流片之后，对硬件实体进行测试，系统级，速度快
2.FPGA和CPLD的主要区别是什么？
Fpga基于ram
Cpld基于rom
3.一个IC芯片设计规范应该包括哪些信息？
4.为什么不能在多个always块中为同一变量赋值？
不能，会发生冲突
五、用verilog描述下面的功能
已知系统时钟为50MHZ，用verilog语言描述一个延迟时间为100ns的延时电路
六、阅读下面程序并回答问题
1.在下面代码段中哪些信号被锁存了？重新编写代码去除这些锁存器
always@(foo or fred)
if(foo=2’h2) bar=fred;
2.下面程序中initial块执行完后，I、J、A、B的值会是多少？
reg[2:0] A;
reg[3:0] B;
integer I,J;
initial
begin
I=0;
A=0;
I=I+1;
A=A+1;
B=A;
J=J+1;
B=B+1;
end
3.设计一个加法器，实现sum=a0+a1+a2+a3，a0、a1、a2、a3宽度都是8
位。

如用下面两种方法实现，那种方法更好一些？为什么？
sum=((a0+a1)+a2)+a3
sum=(a0+a1)+(a2+a3)
目测是第二种，并发延迟更小？
七、用verilog语言实现给定功能：
1.某一输入为w输出为z的有限状态机。

当w为1001或1111时，该状态
机必须产生z=1，否则z=0。

允许输入码型的重叠，该电路期望行为的举
例如下：
w：0101 1110 0110 0111 11
z：0000 0010 0100 0100 11
写出描述该有限状态机的verilog代码
书上序列检测
2.用行为语句设计一个带同步复位端的8位计数器，每次在时钟的上升沿，
计数器加1。

当计数器溢出或同步复位信号有效时，自动从零开始重新
计数
和上面那个差不多，加一个if（reset）。