时序电路

CP
1
1
Q
Q
24
主从触发器
集成主从D触发器两种基本结构
C TG1 D 1
C C
≥1
1
TG
C C
TG
TG3
≥1
1 1
Q
G1 TG TG2
≥1
0
C C TG TG4
G3
C
Q
C
0 1
SD RD
CP
RD
1 1 1
1
C
≥1
G2
G4
0
S 1D C1 R
Q
Q
0
SD
1 异步置1端（或称直接置1端）
SD
R D 异步置0端（或称直接置0端）
J & G3 G4 K &
R
S
G12 G11 & ≥1 Q
S =1
1
G13 G23 & ≥1
Q
&
Q
0 CP
R =1
&
Q
1 0
G22 G21
CP=0时，门G3、G4、G12、G22全部被封锁。 不管J、K如何变化，触发器维持原状态不变。
33
利用传输延迟的触发器
工作原理分析
（2）CP=1时，触发器维持与CP=0时相同的状态
tsu D CP Q tpLH tpHL tW tH
建立时间（Setup Time）——tSU 时钟信号和触发器输出之间的延迟时间 ——tpHL 和tpLH 数据信号 D在时钟信号CP上升沿到来之前应稳定的最小时间。
35
利用传输延迟的触发器
例1：一个下降沿触发的JK触发器，给定CP、J、K的波形如 下，试画出相应的输出 Q 和 Q 波形。设初始状态为0。
CP
J
K
Q
Q
36
T触发器和T’触发器
如果将JK触发器的J、K端连接在一起，并将输入端命名 为T，就得到T触发器。
T CP 1J C1 1K Q
Q
T CP 1T C1 Q
17
钟控D锁存器
3.钟控D锁存器的动态参数
tSU D CP Q tpHL(CQ) tpLH(DQ) tpHL(DQ) tpLH(CQ) tW tH
建立时间（ Setup Time）——tSU 时钟信号和触发器输出之间的延迟时间 tpHL(CQ) 和tpLH (CQ) 数据信号 D在时钟信号 CP下降沿到来之前应稳定的最小时间 相对于CP 信号由低电平变为高电平的时刻， Q的变化将会有 一定的延时 保持时间（ Hold Time）——tH 输入数据信号和触发器输出之间的延迟时间 tpHL(DQ) 和tpLH (DQ) 数据信号D在时钟信号CP下降沿过去以后应稳定的最小时间 相对于D的变化，Q的变化将会有一定的延时
18
钟控D锁存器
4.集成三态输出8D锁存器——74HC573
Q0
1 EN
Q1
1 EN
Q2
1 EN
Q3
1 EN
Q4
1 EN
Q5
1 EN
Q6
1 EN
Q7
1 EN
1D C1
1D
C1
1D
C1
1D
C1
1D
C1
1D C1
1D
C1
1D
C1
1
1
D0
D1
D2
D3
D4
D5
D6
D7
LE
OE
当LE=1时，输出Q跟随输入D变化， 当LE=0时，输出Q保持不变 当OE=0时，输出高阻态。
D 0
&
G6
1 Q6
CP 0
&
1
G4
0 Q4
&
Q
输 出 0 1 态
G2
1
若D =0， CP=1时，则Qn+1=D=0，并立即封锁输入通路。
28
维持阻塞D触发器
工作原理分析（设D=1，当CP由0→1时 ）
G5
封锁输 入通路
D 1
&
Q5 1
G3
&
Q3 1 0
G1
&
Q
1
&
G6
0 Q6
CP0
&
1
G4
1 Q4
Q
Q
R
Q
不 变 0 1 1 0 0 0
0 0
1 0
0 0
0 1
0 0
1 0
0 0
Q
对于由或非门构成的基本SR锁存器采用正脉冲触发。
6
基本SR锁存器
三、由与非门构成的基本SR锁存器
电路结构和符号
G1 S
&
Q
输入输出关系
S R
Q Q
1 1 1 0 0 1 不 变 0 0 1 1 0 1 0 1
12
钟控SR锁存器
电路结构和逻辑符号
G3
G1
&
基本SR 锁存器
Q
时钟脉冲
S
&
CP
R
& &
Q
1S C1 1R
Q
Q
G4
G2
CP=0：基本SR锁存器输入端均为1，状态保持不变
CP=1： S 、 R通过非门作用于基本SR锁存器
13
钟控SR锁存器
逻辑功能
G3
S
&
G1
&
S R Qn
Qn+1
0 1 0 0 1 1
19
4.2 触发器
本节主要内容 介绍3种不同结构的触发器 主从触发器 维持阻塞触发器 利用传输延迟触发器 介绍5种不同功能的触发器 SR触发器 D触发器 JK触发器 T触发器 T’触发器
20
触发器
1.钟控锁存器存在 的空翻现象
G3
D
& 1 & &
G1
&
Q
CP
D
G5
CP
Q
Q
G4
G2
在一个CP脉冲周期内，锁存器状态变化多于一次的现 象称为空翻。 空翻带来两个问题：一是锁存器的抗干扰能力下降； 二是限制了锁存器的使用范围。
G12 G11 & ≥1 J & G3 CP G4 K &
R
S
Q G13 G23 & ≥1
Q
S J Qn
&
Q
R K Q
n
&
Q
G22 G21
Q n1 S RQ n J Q n KQ n Q n J Q n (K Q n )Q n
J Q n KQ n Q n Q n J Q n KQ n
Q
Q n1 T Q n TQ n
当T触发器的输入端固定地接高电平时，就得到T＇触发器
“1” CP 1T C1 Q
Q n1 Q n
Q
37
触发器的动态参数
思考题
如果维持阻塞D触发器的输入信号刚好在CP脉冲的 上升沿发生改变是否允许？如不允许，对输入信号有什 么要求？
CP
D
38
触发器的动态参数
&
Q
输 出 1 0 态
G2
1
若D =1， CP=1时，则Qn+1=D=1，并立即封锁输入通路。
29
维持阻塞D触发器
具有异步置位、复位端的维持阻塞D触发器
G5
SD
&
G3
&
G1
&
Q
C1
SD
1D S
Q
D
&
&
&
Q
R
Q
G6
RD
G4
G2
RD
CP
SD 0， RD 1 不管CP=0还是1，触发器置1态。 SD 1 ， RD 0 不管CP=0还是1，触发器置0态。
1
Q
1
Q
电路有两个稳定工作状态：
Q 1 Q 0
Q 0 Q 1
问题：由于电路没有输入，无法控制或改变它的状态。
3
基本SR锁存器
二、由或非门构成的基本SR锁存器 电路结构和逻辑符号
G1
R
≥1
电 路 图
Q
S
≥1
Q
逻 辑 符 号
1S
Q
1R
Q
G2
S 、 R称为触发脉冲输入端， S为置位（Set）端，R为复 位（Reset）端。
&
&
1
&
G6
Q6
CP 0
G4
Q4
Q
输 出 不 变
G2
1. 触发器维持原状态不变。 2. 输入信号D 经门G6取反后到达门G4的输入端，再经门G5 取反后到达门G3的输入端，等待送入。
27
维持阻塞D触发器
工作原理分析（设D=0，当CP由0→1时 ）
G5
&
Q5 0
G3
&
Q3 1 1
G1
&
Q
0
封锁输 入通路
结论：钟控SR触发器只在CP高电平期间接收输入信号，基本 SR锁存器任何时候均能接收输入信号。
15
钟控D锁存器
1、采用逻辑门构成的钟控D锁存器 电路结构和逻辑符号
G3
D
& 1 & &
G1
&ห้องสมุดไป่ตู้
Q
G5
CP
1D C1
Q
Q
Q
G4
G2
特性表
D Qn
0 0 1 1 0 1 0 1
特性方程 将S=D，R=D（保证了SR=0）代 入RS触发器的特性方程得
Qn1 D
16
Qn+1
0 0 1 1
钟控D锁存器
2.采用传输门构成的D锁存器
电路结构和逻辑符号
C
G1 1 C TG TG2
C
Q
D
TG1
TG C
C
1D C1
Q
Q
G3 CP 1
G4 1 C
1 G2
Q
当CP=1时，C =0、C=1，TG1导通，TG2断开， 输出随D 的改变而改变。 C =1，C=0，TG1断开，TG2导通，2个非门G1、 当CP=0时， G2形成正反馈，构成双稳态电路。
第四章
4.1 锁存器 4.2 触发器
时序逻辑电路
4.4 时序逻辑电路概述 4.5 同步时序逻辑电路的分析 4.6 同步时序逻辑电路的设计
4.8 常用时序逻辑电路模块
1
4.1 锁存器
本节主要内容 介绍3种不同结构的触发器
基本SR锁存器
钟控SR锁存器 钟控D锁存器
2
基本SR锁存器
一、双稳态电路（Bistate Elements）
G12 G11 & ≥1 J & G3 CP G4 K &
R
S
Q G13 G23 & ≥1
Q
Q CP Q n S Q n Q n
Q CP Q n R Q n Q n
G22 G21
34
利用传输延迟的触发器
工作原理分析 （3）CP由1变0时，触发器接收J、K信号翻转
30
维持阻塞D触发器
例2：一上升沿触发的D触发器，设初态为1，试在给定CP、 D下，画出Q和Q波形。
CP
D
Q Q
边沿触发器只有 CP 的上升沿或下降沿瞬间才能接受控制 输入信号，改变状态，因此在一个时钟脉冲下，触发器最多 只能翻转一次，从根本上杜绝了空翻的现象。
31
利用传输延迟的触发器
电路结构和逻辑符号
25
维持阻塞D触发器
电路结构和逻辑符号
基本SR锁存器
G5
&
Q5
G3
&
Q3
G1
&
Q
1D
Q
Q
C1
D
&
&
&
G6
Q6
CP
G4
Q4
Q
G2
G1、G2构成了基本SR锁存器。
G3、G4、G5、G6构成了D信号的输入通道。
26
维持阻塞D触发器
工作原理分析 当CP=0时
G5
&
Q5 D
D
G3
&
Q3
1
G1
&
Q
D
8
基本SR锁存器
基本SR锁存器的状态真值表：
G1
R
≥1
S R Qn
Qn+1
Q
S
Qn+1 n RQ S 00 0 1 0 1
≥1
Q
G2
01 11 10 0 ×
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 0 0 1 1

1
1
0
×
Q n1 S RQ n
R
&
Q
G2
S
1S
Q
R
1R
Q
7
基本SR锁存器
四、锁存器的状态 0态、1态、非正常态 Q 0 称为0态， Q 1
Q 1 称为1态， Q 0
Q 0 Q 1 或 称为非正常态。 Q 1 Q 0
现态和次态
现态（ Present State ）：锁存器在接收信号之前所 处的状态，用Qn表示； 次态（ Next State）：锁存器在接收信号之后建立的 新的稳定状态，用Qn+1表示。
21
触发器
2.为什么钟控锁存器会存在 空翻现象？
主要原因是锁存器对输入信号的敏感时间太长 。 触发器采用了不同的电路结构，只有在CP脉冲的上升 沿或下降沿时刻接收输入信号
CP D Q
Q
22
主从触发器
主从D触发器原理框图及逻辑符号
D 1D C1 QM 1D C1 Q 1D
Q
Q
Q
C1
CP
1
1 （a）
（b）
主锁存器
从锁存器
原理：当CP=0时，QM跟随D变化，从锁存器保持不变 当CP=1时，主锁存器保持不变，输出送从锁存器 主从触发器的状态只有在CP上升沿时刻才会改变
23
主从触发器
例：主从D触发器输 入CP和D的波形如图 所示，试画出输出波 形。
CP D
QM
D 1D C1 QM 1D C1 Q
Q
SR 0 （约束条件）
9
基本SR锁存器
例：已知输入 S、 R波形图，试画出 Q、 Q波形图，设 SR锁存 器的初态为0。
S R 0 0 1 1 1 0 1 1 0 0
Q
Q
当SR锁存器输入端同时加1时，Q和Q 都变成了0。当S 、 R 同时由 1→0 时，触发器的输出将会出现由 0→1→0… 反复切换。
Q
CP
R
& &
Q
G4
G2
Q n1 S RQ n
SR 0 （约束条件）
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1