8086引脚

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8086引脚信号

8086引脚信号

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1). 数据和地址引脚
A19/S6~A16/S3(Address/Status)


地址/状态分时复用引脚,输出、三态 这些引脚在访问存储器的第一个时钟周期T1时刻输 出高4位地址A19~A16 在访问外设的第一个时钟周期全部输出低电平无效
ⅰ)S6为0,表明AD15~AD0作为数据线;
在总线周期的T2-T4时,这4条线作为输出CPU的状态信息。
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“引脚”小结
CPU引脚是系统总线的基本信号 可以分成三类信号: 16位数据线:D15~D0 20位地址线:A19~A0 控制线:
ALE、M/IO*、WR*、RD*、READY
INTR、INTA*、NMI,HOLD、HLDA
RESET、CLK、Vcc、GND
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系统总线的形成
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2). 读写控制引脚
M/IO*(Memory/Input and Output) 存储器或I/O访问,输出、三态 该引脚输出高电平时,表示CPU将访问 存储器,这时地址总线A19~A0提供20 位存储器地址 该引脚输出低电平时,表示CPU将访问 I/O端口,这时地址总线A15~A0提供16 位I/O口地址
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3). 中断请求和响应引脚
NMI(Non-Maskable Interrupt)


非屏蔽中断请求,输入、上升沿有效 有效时,表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR,并且不能在CPU 内被屏蔽 当系统发生紧急情况时,可通过他向CPU申请 不可屏蔽中断服务
主机与外设进行数据交换通常采用可屏蔽中断 不可屏蔽中断通常用于处理掉电等系统故障
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4). 总线请求和响应引脚

引脚与总线

引脚与总线

控制线:
BHE/S7
➢ALE、DEN、DT/R、M/IO、WR、RD
➢ TEST、READY
➢INTR、INTA、NMI
➢HOLD、HLDA
➢RESET、CLK、Vcc、GND、 MN/MX
最大组态下24~31引脚定义:
★ S0 S1 S2:输出、三态。总线周期状态信号。发给总
线控制器8288,使其产生相应的总线控制信号代替 CPU输出。译码状态见P33,表2.4 。
CLK
T1 T2 T3 T4 T1 T1 T1 T2 T3 TW T4
总线周期
空闲
总线周期
总线周期
指令周期
我们要学习的是:
在某一种总线周期内,总线 上出现的信号及信号间的时序。
2.2 8086/8088的引脚信号与功能
双列直插,40个引脚 其中8个引脚在最大或最小模式时信号的名
称和功能是不同的。 本节先讲与模式无关的引脚。
可以被屏蔽掉 6、NMI(Non-Maskable Interrupt) 不可屏蔽中断请求,输入、上升沿有效 有效表示外界向CPU申请不可屏蔽中断 该中断请求不能被CPU屏蔽,所以优先级别高于
INTR(可屏蔽中断)
7、RESET
复位请求,输入、高电平有效 该信号有效(至少维持4个时钟周期),将使
线
控制总线CB
形 成 存储器
I/O接口
I/O设备
总线形成
8086最小模式下系统配置(总线形成)
MN/MX* M/IO* RD* WR*

存储器读



存储器写



7.总线保持请求信号HOLD
输入、高电平有效 ➢ 有效时,表示其他处理主模块向CPU申请占用总线 ➢ 该信号从有效回到无效时,表示总线请求设备对总线 的使用已经结束,通知CPU收回对总线的控制权

8086 8088 引脚图+内部组成框图

8086 8088 引脚图+内部组成框图

8086(16位)/8088(准16位)引脚图及内部组成框图◆8086/8088外部结构:——表现为数量有限的输入/输出引脚(构成了处理器级总线)。

——均为40引脚。

◆8086/8088内部组成:EU执行单元和BIU总线接口单元两个独立单元组成。

❶EU execution unit →不直接与外部打交道。

❷BIU bus interface unit→负责与外部存储器和I/O端口交换数据。

❸EU的任务:负责执行所有指令、给BIU单元提供地址信息和数据信息、管理通用寄存器、标志寄存器。

❹BIU的任务:负责执行所有的外部总线周期。

取指令:从存储器指定地址取出指令送入指令队列排队等待EU控制器按顺序执行。

执行指令:根据EU命令对指定存储单元或I/O端口存取数据。

8086与8088主要区别:内部指令队列缓冲器大小不同和外部数据总线位数不同[内部]❶内部ALU数据总线根数相同。

→都具有16位数据总线。

可处理8位的或16位的数据。

❷内部Q总线根数相同。

→都具有8位的指令队列总线Q总线。

❸内部指令队列缓冲器大小不同。

8086→可容纳6个字节,且在每一个总线周期从存储器可以取出 2个字节的指令代码填入指令队列。

8088→只能容纳4个字节,且在每一个总线周期从存储器只能取出1个字节的指令代码填入指令队列。

[外部]❶外部地址总线根数相同。

→都有20根地址总线。

直接寻址1M字节存储器:202=1M直接寻址64K个I/O端口(寄存器):162=64K❷外部数据总线位数不同。

8086外部→16根数据总线。

8088外部→8根数据总线。

第2章-8086微处理器part2

第2章-8086微处理器part2

8086 CPU在最小模式中引脚定义
M/#IO:Memory/Input & Output,三态输出
存储器或I/O端口访问信号 。指示8086的访问对象,发 给MEM或I/O接口。 M/# IO为高电平时,表示 当前CPU正在访问存储器;
M/# IO 为低电平时,表 示当前CPU正在访问I/O端 口
数据驱动器数据流向控制信 号,输出,三态。
在8086系统中,通常采用 74LS245、8286或8287作 为数据总线的驱动器,用 DT/#R信号来控制数据驱动 器的数据传送方向。 当DT/#R=1时,进行数据 发送; 当DT/#R=0时,进行数据 接收。
8086 CPU在最小模式中引脚定义
READY:准备就绪信号 由外部输入,高电平有效 ,表示CPU访问的存储器 或I/O端口己准备好传送 数据。 当READY无效时,要求 CPU插入一个或多个等待 周期Tw,直到READY信 号有效为止。
S3 0 1 0 1
当前正在使用的段寄存器 ES SS CS或未使用任何段寄存器 DS
8086 CPU在最小模式中引脚定义
#BHE/S7:高8位总线允许(Bus High Enable)
T1:指示高8位数据总线上的数据 是否有效 (#BHE:AD0)配合:00时读写字 ,01时读写奇地址字节,10时读写 偶地址字节 其他T周期:输出状态信号S7(S7 始终为逻辑1,未定义) DMA方式下,该引脚为高阻态。
最大模式引脚信号(续)
LOCK# :总线封锁(优先权锁定) 三态输出,低电平有效。 LOCK有效时表示CPU不允许其它总线主控者占用 总线。 ห้องสมุดไป่ตู้ 这个信号由软件设置。 • 当在指令前加上LOCK前缀时,则在执行这条 指令期间LOCK保持有效,即在此指令执行期 间,CPU封锁其它主控者使用总线。 在保持响应期间,LOCK#为高阻态。

微机原理课件第二章 8086系统结构

微机原理课件第二章 8086系统结构

但指令周期不一定都大于总线周期,如MOV AX,BX
操作都在CPU内部的寄存器,只要内部总线即可完成,不 需要通过系统总线访问存储器和I/O接口。
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• 8086CPU的典型总线时序,充分体现了总 线是严格地按分时复用的原则进行工作的。 即:在一个总线周期内,首先利用总线传 送地址信息,然后再利用同一总线传送数 据信息。这样减少了CPU芯片的引脚和外 部总线的数目。
• 执行部件(EU)
• 功能:负责译码和执行指令。
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• 联系BIU和EU的纽带为流水指令队列
• 队列是一种数据结构,工作方式为先进先出。写入的指令 只能存放在队列尾,读出的指令是队列头存放的指令。
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•BIU和EU的动作协调原则 BIU和EU按以下流水线技术原则协调工作,共同完成所 要求的任务: ①每当8086的指令队列中有空字节,BIU就会自动把下 一条指令取到指令队列中。 ②每当EU准备执行一条指令时,它会从BIU部件的指令 队列前部取出指令的代码,然后译码、执行指令。在执 行指令的过程中,如果必须访问存储器或者I/O端口, 那么EU就会请求BIU,完成访问内存或者I/O端口的操 作; ③当指令队列已满,且EU又没有总线访问请求时,BIU 便进入空闲状态。(BIU等待,总线空操作) ④开机或重启时,指令队列被清空;或在执行转移指令、 调用指令和返回指令时,由于待执行指令的顺序发生了 变化,则指令队列中已经装入的字节被自动消除,BIU会 接着往指令队列装入转向的另一程序段中的指令代码。 (EU等待)
•CF(Carry Flag)—进位标志位,做加法时最高位出现进位或 做减法时最高位出现借位,该位置1,反之为0。

接口技术8086各个引脚功能汇总 含最大最小模式

接口技术8086各个引脚功能汇总 含最大最小模式
好”信号线,输入。它实际上 是所寻址的存储器或 I/O 端 口发来的数据准备就绪信号, 高电平有效。CPU 在每个总线 周期的 T3 状态对 READY 引脚 采样,若为高电平,说明数据 已准备好;若为低电平,说明 数据还没有准备好, CPU 在 T3 状态之后自动插入一个或几 个等待状态 TW,直到 READY 变为高电平,才能进入 T4 状 态,完成数据传送过程,从而 结束当前总线周期。 占用总线时,通过该引脚向 CPU 发一个高电平的总线保持请求信号。
当 DT/������为高电平时,8086CPU 通过数据总线收发器进行数据发送;当为低电平时,则进行数据接收。 在 DMA 方式,它被浮置为高阻状态。
26:������������������(������������������������ ������������������������������������)数据允许信号,输出。当使用数据总线收发器时,该信号为收发器的 OE 21:RESET 复位信号,输
3031: ������������/������������������、 ������������/������������������(Request/Grant)总线请求信号(输入)/总线请求允许信号(输
出) 。 这两个信号可供 8086 以外的 2 个总线主设备向 8086 发出使用总线的请求信号 RQ (MIN=HOLD) 。 而 8086 在现行总线周期结束后让出总线发出总线请求允许信号 GT(MIN=HLDA),此时,外部总线主 设备便获得了总线的控制权。其中������������/������������������比������������/������������������的优先级高。
26 27 28:������������、������������、������������(Bus

微机原理与接口第3章2—8086微处理器总线周期及引脚资料

微机原理与接口第3章2—8086微处理器总线周期及引脚资料
第3章 80x86微处理器
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成,执行一条指令所需要的时间 称为指令周期(Instruction Cycle),不同 指令的指令周期是不等长的,一个指令周 期由一个或若干个总线周期组成。
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第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作,没有对外操作时,其引脚就处
于空闲状态Ti
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第3章 80x86微处理器
第3章:3.2 8088的总线时序(续3)
(c)
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第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时,总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时,则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle),一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准,由计算机 的主频决定。如8086的主频为5MHz,1个时钟周 期就是200ns。
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8086CPU的总线周期和工作方式

8086CPU的总线周期和工作方式

8086CPU的引脚特征
3.


控制总线 READY准备就绪信号(输入) 为高时有效,是由被访问的存储器或I/O端口发来的响 应信号。为高时表示所寻址的存储单元或I/O端口已经 准备就绪。在查询方式中要用到(见第4页TW状态)。 TEST 测试信号(输入) 该引脚用于多处理器系统中实现8086CPU之间的同步 协调。当CPU执行WAIT指令时,CPU每隔5个时钟周 期对该引脚的输入进行测试。若为高,则CPU进入 WAIT状态,重复执行WAIT指令,直到 TEST =0。
8086CPU的引脚特征
3. 控制总线 • BHE 总线高字节允许(输出,三态) BHE 为低,表示高8位数据线上的数据有效; 若为高,表示数据传送只有低8位。 BHE 和A0配合用来产生奇偶存储体的选择信号。 • RD 读控制信号(输出,三态) 为低时(有效),表示CPU正在进行读存储器或 I/O端口的操作。
8086CPU的引脚特征
2. 地址/状态线A19/S6~A16/S3(输出,三态) • 访问存储器: T1状态输出地址的高4位。 其它状态输出S6~S3状态信号,S6为0, S5表示IF(中断允许标志)的状态,S3、S4 的组合表示正在使用的段寄存器名(见书上 的表)。 • 访问I/O设备: 4位皆为0。
8086总线周期
• 每个总线周期至少由4个时钟周期组成:T1、T2、T3、
T4。时钟周期由CPU主频决定。 • T1状态,CPU发送存储器或I/O设备的地址。 写数据时,T2、T3、T4状态,CPU发送数据; 读数据时,T3、T4状态,CPU接收到数据。 T2状态时,总线浮空,允许CPU有个缓冲时间。 • 空闲状态TI (Idle State) 在两个总线周期之间,存在着BIU不执行任何操作的 时钟周期,这些不起作用的时钟周期就是空闲状态TI。 • 等待状态TW(Wait State) CPU对慢速的外设通过READY进行查询方式访问, 在总线周期的T3和T4之间插入TW,用来使CPU等待。 等待状态期间,总线上的信号保持T3状态时的不变。

2-2 8086引脚时序

2-2 8086引脚时序

在微机系统中,CPU是在时钟信号CLK控制下,按节拍有序地执 行指令序列。从取指令开始,经过分析指令、对操作数寻址, 然后执行指令、保存操作结果,这个过程称为指令执行周期。 时钟周期(T状态):CPU处理动作的最小单位。
指令周期:执行一条指令所需要的时间。
总线周期(机器周期):CPU通过总线与存储器或I/O接口进行 一次数据传输所需的时间。
CPU 空闲
数据
偶地址 奇地址
内存
读/写偶地址字节
高地址
在一个总线周期中,只 有数据总线的低8位传输数 据,高8位处于空闲状态。
空闲 CPU 数据
低地址 偶地址 奇地址
对奇地址单元/奇地址端 口的字节数据进行读/写: 在一个总线周期中,只 有数据总线的高8位传输数 据,低8位处于空闲状态。
内存
读/写奇地址字节
B、操作数存放在奇地址开始两个存储单元或两个 I/O端口中
空闲 CPU 数据 数据 低地址 奇地址 偶地址
在第一个总线周期中: 对应于奇地址单元或奇地址端 口字节(操作字低8位) 通过数据总线高8位进行传输, 而数据总线低8位处于空闲状态;
第一个总线周期
内存
高地址
低地址 数据 CPU 空闲 内存
第二个总线周期
(13)、HOLD:总线请求信号,输入,高电平有效。当系 统中CPU之外的另一个控制器要求使用总线时,通过它向 CPU发一高电平的请求信号。 (14)、HLDA:总线请求响应信号,输出,高电平有效。 当HLDA有效时,表示CPU对其它控制器的总线请求作出响 应,与此同时,所有与三总线相接的CPU的线脚呈现高阻 抗状态,从而让出总线。
总线周期
T1 T2 T3 TW T4
8086的总线时序包括以下一个部分: (1)、总线读操作。 (2)、总线写操作。 (3)、空转周期。 (4)、中断响应操作。 (5)、系统复位。

8086引脚

8086引脚

8086引脚
在最⼩模式中引脚定义
AD15~AD0(Address Data Bus):16位地址/,分时复⽤。

传输地址时三态输出,时三态双向输⼊/输出。

在总线周期T1状态,CPU在这些引脚上输出或的地址、在T2~T4状态,⽤来传送数据、在中断响应及系统总线“保持响应”周期
⼀,AD15~AD0被置成。

A19/S6~A16/S3(Address/Status):地址/状态线,三态,输出,分时复⽤。

在T1状态作⽤,A19~A16与A15~A0⼀起构成20位,可访问存储器1M。

当CPU访问I/O短⼝时,A19~A16为“0”、在T2~T4状态作状态线⽤,S6~S3输出状态信息。

BHE/S7(Bus High Enable/Status):⾼8位数据线允许/状态,三态输出,有效。

16位数据传送时在T1状态,⽤BHE指出⾼8位数据总线上数据有效,⽤AD0地址线指出低8位数据线上数据有效。

在T2~T4状态S7输出状态信息,在“保持响应”周期被置成⾼阻状态。

CPU8086 的引脚及其功能

CPU8086 的引脚及其功能

三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
5.A19/S6 –A16/S3 (输出,三态)
在总线周期的其它T状态,这4条线用来 输出状态信号,但S6始终为低电平;S5是标 志寄存器(即PSW)的中断允许标志位IF的 当前状态;S4和S3用来指示当前正在使用的 段寄存器。如表5.1.1所示。
一. 问题的引出
在8086/8088系统中,由于CPU采用分时 复用的地址/数据总线,而在执行对存储器 读写或对I/O设备输入输出的总线周期中, 要求地址信息一直保持有效。
因此总线控制逻辑还必须完成对分时复 用的地址/数据总线中地址信息的锁存,以 实现地址总线和数据总线的分离。
一. 问题的引出
③ 在8086/8088最大方式系统中,CPU不
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
5.A19/S6 –A16/S3 (输出,三态)
A19/S6,A18/S5,A17/S4,和A16/S3为分 时复用地址/状态信号线
在存贮器读写操作总线周期的T1状态输 出高4位地址A19—A16,对I/O端口输入输出操 作时,这4条线不用,全为低电平。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
4.AD15-AD0(输入/输出,三态)
AD15-AD0为分时复用地址/数据总线。 在执行对存贮器读写或对I/O端口输入 输出操作的总线周期的T1状态作为地址总线 输出A15—A016位地址,而在其它T状态作为 双向数据总线输入或输出D15—D0 16位数据。
三.8086/8088CPU工作于最小方式下 引脚定义与系统总线结构
表5.1.1 S4、S3的功能
S4
S3

计算机原理_2 8086微处理器

计算机原理_2 8086微处理器

READY RDY1 AEN1 RDY2 AEN 2
3 复位信号产生 输入RES经过斯密特触发器分频以后,在时钟同频下产生RESET信号 送给CPU的RESET引脚,进行复位。 通常有以下两种情况会产生硬件复位信号: a 电源开关打开 b 按下机箱上的Reset按钮 电路如下所示:
例:CS的内容是89ABH,IP 的内容是0201H,则生成的地
址是89AB0H+0201H=89CB1H


20位的地址加法器 段地址左移4位+偏移量 → 20位的实际物理地址 段地址*16+偏移量 → 20位的实际物理地址 6个字节的指令队列

执行部件(EU)

16位的算术逻辑单元ALU 4个16位的通用寄存器 AX,BX,CX,DX,它们又可以分成8个8位的寄存器使用 AH,AL,BH,BL,CH,CL,DH,DL AL AH 4个16位的专用寄存器 SP——堆栈指针寄存器 BP——基址指针寄存器 SI ——源变址寄存器 DI ——目的变址寄存器
(二)时钟发生电路8284A 1 产生时钟信号 OSC 内部时钟同频信号 CLK 内部时钟三分频信号,占空比1/3 PCLK 内部时钟六分频信号,占空比1/2 CSYNC 外部时钟的同频信号 X1、X2 外接晶体,供内部振荡器产生震荡频率 EFI 外接时钟入端 F/C 时钟输入选择 PC机中14.31818MHz的外接晶体 CLK=4.77MHz 2 准备就绪信号 ASYNC为低电平时,表示READY输出时插入一个时钟周期延时。
三、常用的数据管理方式


LIFO FIFOቤተ መጻሕፍቲ ባይዱ
1
2
堆栈:按照后进先出(LIFO)的原则组织的存储器空间(栈)。

80868088CPU引脚信号和工作模式

80868088CPU引脚信号和工作模式

第二节8086/8088CPU引脚信号和工作模式本节介绍8086管脚信号的定义。

8086是一个40管脚的器件,为了便于组成不同规模的系统,Intel公司为8086设计了两种工作模式。

在不同的工作模式下,管脚的定义不同。

学习管脚信号的定义,是为下一步总线操作时序和系统组成的学习打下基础。

8086的工作方式1.两种工作方式为了便于组成不同规模的系统,在8086芯片中设计了两种工作模式,即最小模式和最大模式。

2.如何设定工作方式8086CPU的MN/MX#(Minimum/Maximum Mode Control)管脚,是最大最小模式控制信号(标号33),它决定了8086工作在哪种工作模式。

如果MN/MX#接+5V,则CPU 工作在最小模式;MN/MX#接地,CPU工作在最大模式。

MN/MX#管脚为信号输入管脚,在设计系统时,根据选择的工作模式,将该信号直接连接+5V或地。

8086CPU引脚的特点:多数引脚采用复用、分时,因为40条引脚不够分配,只能使一部分引脚分时复用:一条引脚当两条引脚使用。

8086管脚图见图4.2.1(图4.2.1同时给出了8088的管脚图),图中第24~31号管脚具有两种定义。

括弧中表示的是最大模式下的管脚定义。

首先我们介绍8086在最小模式下的管脚定义。

有一部分引脚的功能和CPU的工作方式有关:在最小方式和最大方式下,这些引脚可能有不同的功能。

一、引脚信号与功能1.数据总线D0~D1516位(8088仅8位),双向传输,可分别使用其低8位或高8位,该总线与地址总线A0~A15共用CPU引脚形成复用总线AD0~AD15,地址、数据分时传送。

2.地址总线A0~A1920位,单向,地址由CPU产生,用于寻址访问存储器单元或IO端口。

A0~A15与D0~D15复用,A16~A19与状态信号S3~S6复用(A16/S3~A19/S6)。

其中AD15~AD0地址/数据复用信号(标号2~16、39),双向,三态。

8086CPU引脚

8086CPU引脚

存储器分段示意图 (堆栈段和附加段重叠)
3.8086存储器的逻辑地址与物理地址


8086 CPU 中的每个 存储元在存储体中 的位置都可以使用 实际地址和逻辑地 址来表示。 CPU 访 问 存 储 器 时 , 要 形 成 20 位 的 物 理 地址,即先找到某 段,再找到该段内 的偏移量。换句话 说 , CPU 是 以 物 理 地址访问存储器的, 如图所示。
奇地址存储体
FFFFFH
FFFFEH
存储器的字节交叉编址方式
数据总线低8位AD7-AD0 数据总线高8位AD15-AD8
D7-D0 奇地址存储体
D7-D0 偶地址存储体
SEL A19-A1
SEL
BHE
A19-A1
A0
A19-A1
存 储 体 与 总 线 的 连 接
2.8086存储器的分段结构

8086 CPU中有四个段 寄 存 器 : CS , DS , SS 和 ES ,这四个段寄 存 器 存 放 了 CPU 当 前 可以寻址的四个段的 基值,也即可以从这 四个段寄存器规定的 逻辑段中存取指令代 码和数据。一旦这四 个段寄存器的内容被 设 定 , 就 规 定 了 CPU 当前可寻址的段,如 图所示。
﹡RESET (In) :复位信号,高电平有效。
﹡READY (In):准备好信号,高电平有效。处理器
与存储器及I/O接口速度同步的控制信号。 ﹡TEST (In): 测试信号,低电平有效。处理器执行 WAIT指令的控制信号。 ﹡MN/MX (In):最大/最小工作模式选择信号。硬件设 计者用来决定8086工作模式,MN/MX =1 8086为最小模 式, MN/MX =0 8086为最大模式。 ﹡Vcc (In): 处理器的电源引脚,接 +5V电源。

微机原理16位32位CPU(8086)

微机原理16位32位CPU(8086)
A19-A16:输出访问存储器的20位地址的高4位地址A19-A16。
S6-S3:输出CPU的工作状态。 S6:指示8086/8088当前是否与总线相连, S6=0,表示 8086/8088当前与总线相连。 S5:表明中断允许标志当前的设置。 S5=0,表示CPU中断是关闭的,禁止一切可屏蔽中断源的 中断请求;S5=1,表示CPU中断是开放的,允许一切可屏 蔽中断源的中断申请。
出一个“准备好”信号,之后CPU才会自动脱离TW状态而进入T4状态。
• ⑤在T4状态,总线周期结束。
2.1.2 8086的引脚信号和工作模式
1. 最小模式和最大模式的概念
根据所连的存储器和外设规模的不同,使它们可以在两种模式下工 作: (1)最小模式:
在系统中只有一8086/8088CPU。 (2)最大模式: 有两个或两个以上的CPU,一个为主处理器8086/8088, 另一个为协处理器8087/8089。 数值运算协处理器8087, 输入输出协处理器8089。









1-有进Байду номын сангаас借位 0-无进、借位
1-低4位向高4位有进、借位 0-低4位向高4位无进、借位
④标志寄存器
根据功能,标志可以分为两类:状态标志和控制标志 状态标志:表示前面的操作执行后,ALU所处的状态,这种状态像某
种先决条件一样影响后面的操作。 控制标志:表示对某一种特定的功能起控制作用。指令系统中有专门
2.1.1 8086的编程结构
在编程结构图中,从功能上划分,8086分为两大部分:即 总线接口部件BIU(Bus Interface Unit) 执行部件EU(Execution Unit)

引脚介绍

引脚介绍
中 断 请 求 和 响 应 操 作 信 号
非屏蔽中断( 非屏蔽中断( NMI),上升沿有效。 ) 上升沿有效。 不受中断允许标志IF的控制 , 不受中断允许标志 的控制, 也不能用软件 的控制 进行屏蔽。 进行屏蔽。 可屏蔽中断(INTR和 INTA 中断响应信号) 可屏蔽中断( 和 中断响应信号) 当INTR=1,并且中断允许标志位 ,并且中断允许标志位IF=1时,则CPU 时 在当前指令周期结束后 转入中断响应周期。 指令周期结束后, 在当前指令周期结束后,转入中断响应周期。 中断响应信号: 对中断请求信号INTR 对中断请求信号 INTA 中断响应信号:CPU对中断请求信号 的响应。目的为了获取中断类型码。 的响应。目的为了获取中断类型码。
控制引脚线
8086/8088的引脚信号及工作模式 2.3 8086/8088的引脚信号及工作模式
1. 地址、数据引脚线 AD0~AD15: 分时复用的地址数据引脚线,双向、三态。 T1期间作地址线A15~A0用,输出存储单元低16位地址。 T2~T3期间作数据线D15~D0用,双向。 写操作为T2~T3; 读操作为T3,T2处于悬空状态; CPU响应中断及系统总线处理“保持响应”状态时, AD0~AD15处于悬空状态。
择两种工作模式? 择两种工作模式?
思考:何时传输
地址, 地址,何时传输 数据? 数据?

8086/8088的引脚信号及工作模式 2.3 8086/8088的引脚信号及工作模式
2.2.1 8086CPU的引脚及其功能 的引脚及其功能 8086有 40个引脚 , 其中第 有 个引脚 33 (最小 最大模式)脚很 最小/最大模式 最大模式) 关键,它是一条输入线, 关键,它是一条输入线,可 以加高电平, 以加高电平,也可以加低电 平,由该线所加电平的高或 低电平决定24-31引脚的功 低电平决定 引脚的功 能 ( 24-31引脚括号内为最 引脚括号内为最 大模式功能) 大模式功能)其他引脚不受 第 33 引 脚 的 影 响 , 我 们 把 这部分引脚称为一般引脚 一般引脚。 这部分引脚称为一般引脚。

第5讲、8086_8088微处理器引脚功能、总线结构和时序

第5讲、8086_8088微处理器引脚功能、总线结构和时序

第五讲8086/8088微处理器引脚功能、总线结构和时序第一节、8086/8088引脚信号和功能第二节、8086/8088最小模式和最大模式第三节、8086/8088主要操作第四节、8086存储器的分体结构第一节8086/8088引脚信号和功能一、8086/8088的两种工作模式二、8086/8088引脚信号和功能一、8086/8088的两种工作模式8086/8088CPU有两种模式:最小模式和最大模式。

y最小模式系统中只有8086/8088一个微处理器(单处理器模式)。

所有的总线控制信号都直接由8086/8088产生。

总线控制逻辑电路被减少到最小。

适合于较小规模的系统。

y最大模式包含两个(以上)微处理器,其中一个主处理器是8086/8088,其他的处理器称为协处理器,协助主处理器工作。

适合于中等规模或大型的8086/8088系统中。

系统的控制总线由总线控制器8288来提供:¾8288增强了8088CPU总线的驱动能力;¾将8086的状态信号(S2~S0)进行译码,提供8086对存储器、I/O接口进行控制所需的信号。

最小模式与最大模式的主要区别8086/8088外部引脚图(括号内为最大模式时引脚名)8088地A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMI INTR CLK 地Vcc(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MX RDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK M/IO DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TEST READY RESETVcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086(1)地址/数据复用引脚(AD15~AD0 )是分时复用①在总线周期来输出要访问的存储器地址或口地址A15~A②在总线周期的其他时间内,作为双向数据总线:对8086就是(对8088地AD14AD13Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TESTREADYRESET8861.两种模式下公共引脚(2) 地址/状态复用引脚A19/S6~ A16/S3分时复用引脚,输出,三态。

8086外部基本引脚与工作模式

8086外部基本引脚与工作模式

A0


0 从偶地址开始读/写一个字
0 从偶地址单元或端口读/写一个字节
1 从奇地址单元或端口读/写一个字节
1 从奇地址开始读/写一个字 0 (在两个总线周期传送16位数字)
所用的数据引脚
AD15~AD0 AD7~AD0 AD15~AD8 AD15~AD8 AD7~AD0
从偶 A0=0 BHE=1
8086的内部结构
AH
AL
BH
BL
CH
CL
DH
DL
SP
BP
DI
SI
通用 寄存器
16位
地址加法器
20位
Σ
16位
CS DS SS ES IP
内部寄存器
输入/输出 控制电路 外部
总线
暂存寄存器
ALU 标志
执行部分 控制电路
指令队列缓冲器
1 2 34 5 6
8位
执行部件EU
总线接口部件BIU
返回本节
表2.2 S3、S4代码组合与当前段寄存器的关系(了解其含义!)
待到总线请求信号HOLD无效,总线响应信号HLDA也转为无效,CPU 才重新获得总线控制权 。
⑤ 其它引脚 RESET 复位请求,输入、高电平有效 该信号有效,将使CPU回到其初始状态;当它再度返回无效时,CPU 将重新开始工作
8088复位后CS=FFFFH、IP=0000H,所以程序入口在物理地址FFFF0H CLK(Clock) 时钟输入
MN/MX*接高电平为最小模式 MN/MX*接低电平为最大模式
2.3.2 8086微处理器外部基本引脚
GND
AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1

8086的引脚功能.ppt

8086的引脚功能.ppt

WR:写信号,输出,低电平有效,表示CPU当前正在进行存储器或I/O写操 作,具体为哪种写操作由M/IO信号决定, DMA方式时高阻态。
HOLD:总线保持请求信号,输入,高电平有效,其他总线主控者向CPU请 求使用总线的信号。
HLDA:总线保持响应信号,输出,高电平有效,表示对其它主部件的总线请
求做出响应,与此同时让出总线。
ALE = STB = 0 时 , AD7 -- AD0 出现数据时, 不会影已响锁存地 址信息.
26
2.最大模式
系统规模较大: 除8086CPU外,还可以有其它协处理器
如 数字运算协处理器8087
输入/输出协处理器8089
系统的控制总线由总线控制器8288来提供
8288增强了8086CPU总线的驱动能力 将8086的状态信号(S2~S0)进行译码, 提供8086对存储器、I/O接口进行控制所需的信号
输出三态低电平有效读控制引脚复用总线引脚?21639ad0ad15地址数据分时复用引脚双向三态?38373635a16a19s3s6地址状态分时复用引脚输出三态?34bhes7高8位数据总线允许状态复用引脚输出三态低电平有效在不同工作方式下定义不同的引脚?31holdrqgt0hldarqgt1?30hldarqgt1wrlock写控制信号变成总线封锁信号?28mios2dtrs1dens0aleqs1intaqs0指令队列状态输出?18?32三四?30总线保持的硬件握手信号1对变成2对12?29?27?26?25?24小模式大模式存储器与接口选择数据传输方向控制数据传输允许变成了3个状态输出
8086
ALE
AD0 AD1 AD2 AD3 AD4 AD5 AD6
AD7 数据
AD8 AD9
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第5章 8086CPU系统、总线操作和时序第一节 8086的引脚信号与功能本讲重点:8086/8088CPU的两种工作模式,8086/8088CPU的外部结构,即引脚信号及其功能。

讲授内容:一、 8086/8088微处理器工作模式及外部结构1.8086/8088CPU的两种工作模式为了适应各种使用场合,在设计8088/8086CPU芯片时,就考虑了其应能够使它工作在两种模式下,即最小模式与最大模式。

所谓最小模式,就是系统中只有一个8088/8086微处理器,在这种情况下,所有的总线控制信号,都是直接由8088/8086CPU产生的,系统中的总线控制逻辑电路被减到最少,该模式适用于规模较小的微机应用系统。

最大模式是相对于最小模式而言的,最大模式用在中、大规模的微机应用系统中,在最大模式下,系统中至少包含两个微处理器,其中一个为主处理器,即8086/8086CPU,其它的微处理器称之为协处理器,它们是协助主处理器工作的。

与8088/8086CPU配合工作的协处理器有两类,一类是数值协处理器8087另一类是输入/输出协处理器8089。

8087是一种专用于数值运算的协处理器,它能实现多种类型的数值运算,如高精度的整型和浮点型数值运算,超越函数(三角函数、对数函数)的计算等,这些运算若用软件的方法来实现,将耗费大量的机器时间。

换句话说,引入了8087协处理器,就是把软件功能硬件化,可以大大提高主处理器的运行速度。

8089协处理器,在原理上有点象带有两个DMA通道的处理器,它有一套专门用于输入/输出操作的指令系统,但是8089又和DMA控制器不同,它可以直接为输入/输出设备服务,使主处理器不再承担这类工作。

所以,在系统中增加8089协处理器之后,会明显提高主处理器的效率,尤其是在输入/输出操作比较频繁的系统中。

2.8086/8088CPU的引脚信号和功能(1).引言如图9-12(P15)所示,是8088CPU的外部结构,即引脚信号图,注意:在不同的工作模式下,其中一部分引脚的名称和功能可能不一致。

8088/8086CPU芯片都是双列直插式集成电路芯片,都有40个引脚,其中32个引脚在两种工作模式下的名称和功能是相同的,还有8个引脚在不同的工作模式下,具有不同的名称和功能。

下面,我们分别来介绍这些引脚的输入/输出信号及其功能。

图9-12 8086/8088CPU引脚功能(2).两种模式下,名称和功能相同的32个引脚①VCC、GND:电源、接地引脚(3个),8088/8086CPU采用单一的+5V电源,但有两个接地引脚。

②AD15—AD(Address Data Bus):地址/数据复用信号输入/输出引脚(16个),分时输出低16位地址信号及进行数据信号的输入/输出。

③A19/s6—A15/s3(Address Status Bus):地址/状态复用信号输出引脚(4个),分时输出地址的高4位及状态信息,其中s6为0用以指示8086/8088CPU当前与总线连通;s5为1表明8086/8088CPU可以响应可屏蔽中断;s4、s3共有四个组态,用以指明当前使用的段寄存器,如表9-5所示,00—ES,01—SS,10—CS,11—DS。

④NMI(Non-Maskable Interrupt)、INTR(Interrupt Request):中断请求信号输入引脚(2),引入中断源向CPU提出的中断请求信号,高电平有效,前者为非屏蔽中断请求,后者为可屏蔽中断请求信号。

⑤RD(Read):读控制输出信号引脚(1),低电平有效,用以指明要执行一个对内存单元或I/O端口的读操作,具体是读内存单元,还是读I/O端口,取决于IOM/控制信号。

⑥CLK/(Clock):时钟信号输入引脚(1),时钟信号的方波信号,占空比约为33%,即1/3周期为高电平,2/3周期为底电平,8088/8088的时钟频率(又称为主频)为4.77MHz,即从该引脚输入的时钟信号的频率为4.77MHz。

⑦Reset(Reset):复位信号输入引脚(1),高电平有效。

8088/8086CPU要求复位信号至少维持4个时钟周期才能起到复位的效果,复位信号输入之后,CPU结束当前操作,并对处理器的标志寄存器、IP、DS、SS、ES寄存器及指令队列进行清零操作,而将CS设置为0FFFFH。

⑧READY(Ready):“准备好”状态信号输入引脚(1),高电平有效,“Ready”输入引脚接收来自于内存单元或I/O端口向CPU发来的“准备好”状态信号,表明内存单元或I/O端口已经准备好进行读写操作。

该信号是协调CPU与内存单元或I/O端口之间进行信息传送的联络信号。

⑨TEST (Test):测试信号输入引脚(1),低电平有效,TEST信号与WAIT指令结合起来使用,CPU执行WAIT指令后,处于等待状态,当TEST引脚输入低电平时,系统脱离等待状态,继续执行被暂停执行的指令。

⑩MN/MX(Minimum/Maximum Model Control)最小/最大模式设置信号输入引脚(1),该输入引脚电平的高、低决定了CPU工作在最小模式还是最大模式,当该引脚接+5V时,CPU工作于最小模式下,当该引脚接地时,CPU工作于最大模式下。

⑩BHE/S7(Bus High Enable/Status):高8位数据允许/状态复用信号输出引脚(1),输出。

分时输出BHE有效信号,表示高8为数据线D15—D8上的数据有效和S7 状态信号,但S7未定义任何实际意义。

利用BHE信号和AD0信号,可知系统当前的操作类型,具体规定见表9-4 (P16)所示。

表9-4 BHE和A0的代码组合和对应的操作在8088系统中,该引脚为0SS ,用来与R DT /、IO M /一起决定8088芯片当前总线周期的读写操作,如表9-5(P17)所示。

IO M /R DT /0SS 性能1 0 0 中断响应1 0 1 读I/O 端口1 1 0 写I/O 端口1 1 1 暂停(Halt )0 0 0 取指令操作码0 0 1 读存储器0 1 0 写存储器0 1 1 无源(3).最小模式下的24--31引脚当8088/8086CPU 的X M MN /引脚固定接+5V 时,CPU 处于最小模式下,这时候剩余的24—31共8个引脚的名称及功能如下: ①INTA (Interrupt Acknowledge )中断响应信号输出引脚(1),低电平有效,该引脚是CPU 响应中断请求后,向中断源发出的认可信号,用以通知中断源,以便提供中断类型码,该信号为两个连续的负脉冲。

②ALE (Address Lock Enable ):地址锁存允许输出信号引脚(1),高电平有效,CPU 通过该引脚向地址锁存器8282/8283发出地址锁存允许信号,把当前地址/数据复用总线上输出的是地址信息,锁存到地址锁存器8282/8283中去。

注意:ALE 信号不能被浮空。

③DEN (Data Enable ):数据允许输出信号引脚,低电平有效,为总线收发器8286提供一个控制信号,表示CPU 当前准备发送或接收一项数据。

④R DT /(Data Transmit/Receive ):数据收发控制信号输出引脚(1),CPU 通过该引脚发出控制数据传送方向的控制信号,在使用8286/8287作为数据总线收发器时,R DT /信号用以控制数据传送的方向,当该信号为高电平时,表示数据由CPU 经总线收发器8286/8287输出,否则,数据传送方向相反。

⑤M IO /(Memory/Input &Output ): 存储器/I/O 端口选择信号输出引脚(1),这是CPU 区分进行存储器访问还是I/O 访问的输出控制信号。

当该引脚输出高电平 时,表明CPU 要进行I/O 端口的读写操作,低位地址总线上出现的是I/O 端口的地址;当该引脚输出低电平时,表明CPU 要进行存储器的读写操作,地址总线上出现的是访问存储器的地址。

⑥WR (Write): 写控制信号输出引脚(1),低电平有效,与M IO /配合实现对存储单元、I/O 端口所进行的写操作控制。

⑦HOLD(Hold Request): 总线保持请求信号输入引脚(1),高电平有效。

这是系统中的其它总线部件向CPU 发来的总线请求信号输入引脚。

⑧HLDA (Hold Acknowledge ):总线保持响应信号输出引脚,高电平有效,表示CPU认可其他总线部件提出的总线占用请求,准备让出总线控制权。

(4).最大模式下的24--31引脚当8088/8086CPU 的X M MN /引脚固定接地时,CPU 处于最大模式下,这时 候剩余的24—31共8个引脚的名称及功能如下:① QS 1、QS 0(Instruction Queue Status ):指令队列状态信号输出引脚(2),这两个信号的组合给出了前一个T 状态中指令队列的状态,以便于外部8088/8086CPU 内部指令队列的动作跟踪,如下表所示:②2S 、1S 、0S :总线周期状态信号输出引脚(3),低电平的信号输出端,这些信号组合起来,可以指出当前总线周期中,所进行数据传输过程的类型,总线控制器8288利用这些信号来产生对存储单元、I/O 端口的控制信号。

2S 、1S 、0S 与具体物理过程之间的对应关系,如表9-6(P17)所示。

这里对无源状态(在的最小模式中也存在,见P19)作一说明:从表9-6中可以看出,每一种2S 1S 0S 的组合都对应一个具体的总线操作,除111外,其余都称为有源状态。

也就是说,在有源状态(对应前一个总线周期的4T 和本总线周期的1T 和2T 状态)中,2S 1S 0S 至少有一个信号为0,当111012 S S S 时(对应总线周期的3T 和w T 且READY =1),也就是一个总线操作即将结束,另一个总线周期还未开始时,称为无源状态,很显然,这时2S 1S 0S 中任一信号的改变,都意味着一个新的总线周期的开始。

③LOCK (Lock):总线封锁输出信号引脚(1),低电平有效,当该引脚输出低电平时,系统中其它总线部件就不能占用系统总线。

LOCK 信号是由指令前缀LOCK 产生的,在LOCK 前缀后面的一条指令执行完毕之后,便撤消LOCK 信号。

此外,在8088/8086的2个中断响应脉冲之间,LOCK 信号也自动变为有效的低电平,以防止其它总线部件在中断响应过程中,占有总线而使一个完整的中断响应过程被中断。

0S 2S④1/GT RQ 、0/GT RQ (Request/Grant):总线请求信号输入/总线允许信号输出引脚(2)。

这两个信号端可供CPU 以外的两个处理器,用来发出使用总线的请求信号和接收CPU 对总线请求信号的应答。

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