实验一_2选1多路选择器的设计说明
EDA：实验六2选1和4选1多路选择实验
实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。
2、实现两个多路选择器,一个2选1,一个4选1。
3、学会用于VHDL语言进行程序设计。
二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。
当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。
说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。
sw3,sw2为4选1的地址，sw4为2选1的地址。
三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。
2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、将实验板左端的JP103全部用短路帽接上（共八个）。
四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。
图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。
实验1 多路选择器
激励代码解释： `timescale 10 ns/ 1 ps module mux21_vlg_tst();
reg a; reg b; reg s; wire y;
// 设置时间尺度和时间精度 // 测试代码的端口参数列表为空 // 输入变量声明为 reg 型变量
// 输出变量声明为 wire 型变量
always 语句块的使用
always 块的语句格式如下： always @（<敏感事件列表>）
各可执行的语句； …… 其中敏感事件列表中列出了所有影响 always 块中输出的信号清单，也就是 说，如果敏感事件列表中的任何一个变量发生了变化，都要执行 always 语句块 中的语句。如 always @ (a or b or s)表示：只要 a、b、s 中的任何一个变量发生了 变化，就立刻执行 always 语句块中的语句。 为了方便起见，敏感列表也可以用“*”代替，如 always @ (*)， （*）号将 自动包含 always 语句块中右边的语句或条件表达式中的所有信号。如程序清单 2， 只要 always 语句块中表达式右边出现的变量 a 和 b，或者条件表达式中出现的变 量 s，这三个变量中的任何一个变量发生了变化，就立刻执行 always 语句块中的 语句。 always 语句还有另外一种形式，即：always 后面不带任何有关敏感事件列表
多路选择器设计说明书
工业职业技术学院课程名称 CAD课程设计题目多路抢答器设计系院电子工程系班级电子信息0901学号 0501090130姓名世涛指导老师旭2010年12月31前言电路设计自动化（Electronic Design Automation,EAD）技术是将电路设计中各种工作交由计算机来协助完成，是在电子计算机辅助设计技术基础上发展起来的计算机设计技术。
它集计算机、电子和计算机辅助制造、计算机辅助测试等技术于一体，不仅具有强大的设计能力，而且具有测试、分析及管理功能。
他改变了以往采用定量计算和电路实验为基础的传统设计方式，是电子电路的分析与设计方法发生了重大变革。
在这次大型作业中我们就利用电路设计自动化这门技术来设计多路抢答器电路，把所有工作都由计算机协助完成，经过元件设计，原理图设计，PCB图设计，最后通过3D视图检验设计布局和效果。
抢答器在竞赛中有很大用处,它能准确、公正、直观地判断出第1抢答者。
通过抢答器的指示灯显示、数码显示和警示蜂鸣等手段指示出第1抢答者。
早期的抢答器只由几个三极管、可控硅、发光管等组成，能通过发光管的指示辩认出选手。
现在大多数抢答器均使用单片机或数字集成电路，并且附加了如计时、得分显示等功能。
现代的抢答器一般分为电子抢答器和电脑抢答器。
市场上的抢答器参差不齐，存在着线路复杂、成本较高、稳定性低等问题，要么制作复杂，要么可靠性低，减少兴致。
做为一个单位若专购一台抢答器虽然在经济上可以承受，但每年使用的次数极少，往往因长期存放使电子器件的抢答器损坏，再购置的麻烦和及时性就会影响活动的开展。
借助逻辑电路制作一个抢答器，具有数字化，制作方便，结构简单，等诸多优点。
摘要抢答器作为一种工具，已广泛应用于各种智力和知识竞赛场合。
抢答器多向着数字智能化发展，数字抢答器由主体电路与扩展电路两大部分组成：优先编码电路、锁存器、译码电路将输入信号显示；用控制电路和开关启动报警电路，以上两部分组成主体电路；通过定时电路和译码电路将脉冲信号在显示器上输出实现计时功能，构成扩展电路。
数据选择器及其应用实验报告
数据选择器及其应用实验报告实验目的：
本实验的目的是通过实现数据选择器的功能，加深对于数字电路的理解，并提升对于数字电路实现的实践能力。
实验原理：
数据选择器是一种能够从多个数据信号中选择特定信号输出的数字电路，通常它有一个或多个数据输入线、一个或多个控制输入线、一个输出线和一个使能输入线。
在数据选择器输出线上的输出值，取决于控制输入线上的值以及选择从哪一个数据输入线接收数据信号。
在本次实验中，我们使用的是双二选一的数码开关。
“双”指的是它一共有两个信道供选择，“二选一”则代表只会选择其中一个信道作为输出。
实验步骤：
1.根据实验原理和实验材料的提供，搭建实验电路。
2.设置信号源，对选择器进行输入数据和控制信号的测试。
3.根据信号源输出的数据，通过实验电路计算出数据选择器输出的结果。
4.逐一更改控制信号的值，反复测试并记录数据。
并对实验记录进行整理和比较分析，以达到理解、检验和加深对数据选择器的认识。
实验结果：
在实验中我们完成了数据选择器的搭建和调试，并通过多次实验数据的记录与比较，成功实现了数据选择器的功能。
实验结论：
通过本次实验，我们深入学习了数据选择器的工作原理和实现方式，并从中进一步了解了数字电路的基本概念和实现方式。
通
过反复实验和分析，我们成功完成了数据选择器的功能调试，提升了我们的实践能力和对数字电路的理解。
EDA技术实验报告完整版
福建农林大学金山学院信息工程类实验报告课程名称：EDA技术姓名：邱彬彬系：信息与机电工程系专业：电子信息工程专业年级：2010级学号：100201079指导教师：蔡剑卿职称：讲师2013年05月03日实验项目列表福建农林大学金山学院信息工程类实验报告系：信息与机电工程系专业：电子信息工程年级： 2010级姓名：邱彬彬学号： 100201079 实验课程： EDA技术实验室号：__田实405 实验设备号： 2B 实验时间： 2013年4月13日指导教师签字：成绩：实验一Quartus II 9.0软件的使用1．实验目的和要求本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。
2．实验原理利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。
Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。
3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。
利用Quartus II 9.0软件实现引脚锁定和编译文件下载。
利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。
5．实验内容及实验数据记录安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
EDA---多路选择器的设计实验
多路选择器的设计实验一．实验项目多路选择器的设计二．实验目的1.进一步熟悉Quartus II的VHDL文本设计流程，组合电路的设计仿真和硬件测试。
2.通过用VHDL设计一个4选1的多路选择器，掌握使用VHDL输入方式，进行FPGA/CPLD电路设计的方法。
3.熟悉多路选择器的功能。
三．实验设备及工具Quartus II 18.1四．实验内容与步骤1.准备工作：创建Quartus II项目。
2.设计输入：采用HDL输入方式。
新建文件（菜单File/ New...）选择VHDL文件类型（VHDL File），扩展名*.vhd，输入VHDL设计的代码，文件存盘。
3.编译、综合：在Processing菜单选择Start Compilation 项自动进行编译。
4.进行仿真：功能仿真、时序仿真。
新建“激励信号”的波形文件：（菜单File/New...）选择波形文件类型（Wector Waveform File）选择要仿真的节点：在“Name”列空白处，右键菜单，如上图所示。
选择菜单“Insert Node or Bus...”，在对话框选择“Nodes Finder”按钮根据过滤条件，列出节点名称：List选择节点 OK根据需要编辑输入端口“激励信号”的波形注意：保存波形文件，默认文件名即可。
运行仿真工具：如果仿真没有错误，则完成后自动打开仿真结果的波形窗口（仿真报告窗口）。
检查仿真波形是否正确：注意，需要人工判定结果，是否跟设计要求相符。
5. 器件编程：把设计下载到目标电路上，用实际器件验证设计是否正确。
正确连接下载线（电脑和目标电路板之间）在Tools 菜单内选择Programmer项（或者按钮），出现编程器窗口。
指定下载电缆类型：Byte Blaster、USB Blaster等。
选择下载（配置、烧录）方式：JTAG、AS等下载的目标文件：*.sof、*.pof勾选“Program/Configure”，CPLD器件可以选择加密器件点击Start按钮，开始下载五. 实验结果及结果分析多路选择器的代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY A ISPORT(h,i,j,k : IN STD_LOGIC;x,y : IN STD_LOGIC;z : OUT STD_LOGIC);END ENTITY A;ARCHITECTURE BHV OF A ISSIGNAL S :STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINS <= x & y ;PROCESS(x,y)BEGINCASE (S) ISWHEN"00"=> z<=h;WHEN"01"=> z<=i;WHEN"10"=> z<=j;WHEN"11"=> z<=k;when OTHERS => NULL ;END CASE;END PROCESS;END ARCHITECTURE BHV ;多路选择器的编译：多路选择器的仿真：结果分析：a,b,c,d是4个输入端口，s1和s0为通道选择控制信号端，y为输出端。
多路选择器的设计实验总结
多路选择器的设计实验总结
多路选择器是数字电路中常用的一种基本逻辑电路,其作用是从多个输入信号中选出特定的一个输出信号,通常用于数据选择、数据传输、时序控制等方面。
在设计实验中,我们学习了多路选择器的基本原理和设计方法,并通过实际操作进行了验证和实现。
设计多路选择器的基本原理是通过组合逻辑电路实现。
其中,基本的二选一多路选择器可以用两个输入端口（A和B）和一个选择端口（S）实现。
当S为0时,输出为A；当S为1时,输出为B。
多路选择器的数量可以根据需要进行扩展,例如四选一、八选一等。
在实验中,我们通过电路仿真软件（如Proteus、Logisim等）进行多路选择器的电路设计和验证。
首先,我们根据多路选择器的基本原理,采用门电路（如与门、或门、非门等）实现多路选择器的输入端口和选择端口。
然后,使用多路选择器的输出端口将所需输出信号进行选通,并最终将选中的输出信号送出。
在实验设计过程中,需要注意以下几点：
1. 多路选择器的输入信号应当满足逻辑电平标准,即高电平和低电平分别表示1和0。
2. 选择端口的数量应当根据需要进行确定,使用最少的选择端口来满足设计要求。
3. 在多路选择器的设计中,需要注意延迟时间、功耗和可靠性等方面的综合考虑。
通过实验的设计和验证,我们深入了解了多路选择器的基本原理与设计方法,提高了我们对数字电路的理解和技能水平。
VHDL实验报告一2选1多路选择器
实验一实验目的：熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试二、实验内容内容（一）用vhdl语言设计2选1多路选择器参考例3-1程序设计如下：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in bit;y: out bit);end entity mux21a;architecture one of mux21a isbeginy<=a when s='0' else b;end architecture one全程编译后软件提示0错误，3警告，可以继续下面仿真操作。
程序分析：这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。
时序仿真及分析：时序仿真输入图：时序仿真输出图：时序分析：由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b下载和硬件测试：引脚锁定图：程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz 信号，clock2接8Hz信号。
通过键一控制s，当键一进行切换时，明显能听到扬声器发出两种不同音调的声音。
实验内容（二）双二选一多路选择器设计程序设计：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in bit;y: out bit);end entity mux21a;architecture one of mux21a isbeginy<=a when s='0' else b;end architecture one;entity muxk isport (a1,a2,a3,s0,s1:in bit;outy:out bit);end entity muxk;architecture bhv of muxk iscomponent mux21aport (a,b,s:in bit;y:out bit);end component;signal tmp: bit;beginu1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture bhv;全程编译后软件提示0错误，2警告程序分析：这是一个双2选1多路选择器，a1、a2和a3分别为两个数字输入端的端口名，s0、s1为通道选择控制信号输入端的端口名，outy为输出端的端口名。
基础项目（2）二选一数据选择器的设计
基础项⽬（2）⼆选⼀数据选择器的设计写在前⾯的话数据选择器在数字电路设计中的应⽤尤为⼴泛。
同时，作为基础的电路功能单元，也⽐较适合作为初学者的⼊门实验。
现在梦翼师兄陪⼤家⼀起来设计⼀个最基础的数据选择器。
项⽬需求设计⼀个⼆选⼀数据选择器，然后⽤⼀路控制信号选择输出数据选通哪⼀路输⼊的数据信号。
系统架构模块功能介绍模块名功能描述mux2通过Data_sel 选择输出结果的值顶层模块端⼝描述端⼝名端⼝说明Data_a A通道数据输⼊Data_b B通道数据输⼊Data_out数据输出端Data_sel数据选通控制代码解释mux2代码解释/***************************************************** Engineer : 梦翼师兄* QQ : 761664056* The module function：⼆选⼀多路器*****************************************************/00 module mux2(01 data_a, //A通道数据输⼊02 data_b, //B通道数据输⼊03 data_sel, //输出数据选通信号04 data_out //数据输出05 );06 //系统输⼊07 input data_a; //A通道数据输⼊08 input data_b; //B通道数据输⼊09 input data_sel; //输出数据选通信号10 //系统输出11 output reg data_out;//数据输出12 //⼆选⼀多路器控制逻辑13 always@(*)14 begin14 begin15 if(data_sel)//选通信号为⾼电平16 data_out=data_a;//输出结果为A通道数据17 else //选通信号为低电平18 data_out=data_b;//输出结果为B通道数据19 end20 endmodule01~05⾏列出了多路器所有输⼊/输出接⼝，07~11⾏定义了端⼝属性，13~19⾏描述了⼆选⼀多路器的逻辑功能。
计算机组成原理 多路选择器实验报告
计算机组成原理实验三多路选择器实验．．．．．．．．．．．．．．．姓名：陈衍席学号:1205110125 网工1202实验环境】1. Windows 2000 或Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】本次实验要求掌握各种多路选择器的设计与实现。
【实验要求】可以利用原理图设计并实现1位、8位和32位2选1多路选择器、32位4选1、32位32选1多路选择器。
其中32位4选1和32位32选1多路选择器，可以借用系统自带的元件库LPM_MUX元件。
【实验原理】多路选择器（Multiplexer）又称数据选择器或多路开关，是一种多个输入、一个输出的器件。
其功能是在选择控制码（地址）电位的控制下从几路数据输入中选择一路并将其送到一个公共输出端，也就是经过多路选择把多个通道的数据传输到唯一的公共数据通道上。
因此，实现数据选择功能的逻辑电路称为多路选择器。
如图所示，为4选1多路选择器示意图：多路选择器的功能类似于一个多掷开关。
如果它有两路数据A0和A1，则选择控制信号S，从两路数据中选中某一路数据送至输出端Y。
此时，其功能相当于多个输入的单刀多掷开关。
2选1多路选择器真值表如下所示；由上表可以推出2选1多路选择器输入、输出逻辑关系式为：【实验步骤】3.1 1位2选1多路选择器的设计由逻辑关系式可知，当S为0时，Y的值由A0确定；当S为1时，Y的值由A1确定，由此可以创建1位2选1多路选择器的原理图。
（1）创建如图所示1位2选1多路选择器的原理图文件：（2）文件编译（3）功能仿真仿真及结果分析：在65s--80ns之间，A0=0，A1=1，当S=1时，Y=1；S=0时，Y（4）生成原理图元器件如图，点击【File】-->【Create/Update】-->【Create Symbol Files for Current File】，完成元件封装。
数据选择器_实验报告
一、实验目的1. 理解数据选择器的工作原理和逻辑功能。
2. 掌握数据选择器的引脚及其作用。
3. 学会使用数据选择器进行组合逻辑电路的设计。
4. 通过实验验证数据选择器的应用。
二、实验原理数据选择器，又称多路选择器，是一种能够从多个数据输入中选取一路输出到输出端的数字电路。
其基本原理是利用控制信号来选择所需的输入数据。
常见的数据选择器有二选一、四选一、八选一等。
三、实验器材1. 74LS153双四选一数据选择器2. 逻辑分析仪3. 电源4. 连接线5. 逻辑门电路四、实验步骤1. 搭建实验电路：按照实验原理图连接好电路，包括数据选择器、输入端、输出端和控制端。
2. 输入数据测试：向数据选择器的输入端输入不同的数据，观察输出端的变化。
3. 控制信号测试：改变控制信号的状态，观察输出端的变化，验证数据选择器的逻辑功能。
4. 组合逻辑电路设计：设计一个组合逻辑电路，使用数据选择器实现所需的逻辑功能。
5. 电路仿真：使用逻辑分析仪对电路进行仿真，验证电路的正确性。
五、实验结果与分析1. 输入数据测试：当输入端的数据分别为0和1时，输出端能够正确地输出对应的值。
2. 控制信号测试：当控制信号改变时，输出端能够正确地选择对应的输入数据。
3. 组合逻辑电路设计：设计了一个组合逻辑电路，使用数据选择器实现了所需的逻辑功能。
4. 电路仿真：仿真结果显示，电路能够正确地实现预期的逻辑功能。
六、实验心得1. 通过本次实验，我对数据选择器的工作原理和逻辑功能有了更深入的了解。
2. 实验过程中，我学会了如何使用数据选择器进行组合逻辑电路的设计。
3. 实验让我认识到，在实际应用中，数据选择器可以简化电路设计，提高电路的可靠性。
4. 通过本次实验，我提高了自己的动手能力和逻辑思维能力。
七、总结本次实验成功地实现了数据选择器的测试和应用，验证了数据选择器的逻辑功能。
通过实验，我对数据选择器有了更深入的了解，并掌握了使用数据选择器进行组合逻辑电路设计的技巧。
1位2路选择器设计实验思路 概述说明
1位2路选择器设计实验思路概述说明1. 引言1.1 概述本篇长文旨在介绍和说明1位2路选择器的设计实验思路。
选择器作为数字电路中常用的基础元件之一，在现代电子设备中广泛应用。
本文将围绕选择器的作用、原理以及设计步骤展开叙述，并配以实验过程与方法、结果与讨论，最后得出结论并展望未来研究方向。
1.2 文章结构本文共分为五个主要部分。
引言部分提供了文章的背景和概述；设计思路部分介绍了选择器的作用、原理以及设计步骤和流程；实验过程与方法部分详解了材料和设备准备、实验步骤的进行，以及数据记录与分析方法；结果与讨论部分展示和分析了实验结果，并探讨了影响因素和解决方案，同时也对实验进行优化改进方向的讨论；结论部分总结了整个实验并归纳了研究意义，同时展望未来研究方向。
1.3 目的本文旨在通过对1位2路选择器设计实验的介绍，使读者能够深入理解选择器的作用、原理和设计过程。
通过详细的实验步骤和流程描述，读者将能够掌握选择器的实际操作技巧，并通过数据记录与分析方法对实验结果进行评估和解读。
同时，本文还将探讨影响选择器性能的因素，并提供相应的解决方案，以期对未来的实验优化和改进提供参考。
最终，通过总结和归纳实验结果，并展望未来研究方向，本文旨在为相关领域的学习者提供一个全面而深入的参考资料。
2. 设计思路2.1 选择器的作用和应用场景选择器是一种电子元件，用于在电路中选择两个输入信号之一，并将其传递到输出端。
它常被用于数字系统中的控制逻辑、多路复用和信号交换等应用场景。
选择器能够根据控制信号的状态来决定选通哪一个输入信号，并将其输出到目标位置。
因此，选择器在数字电路设计、通信系统、计算机处理器以及其他许多领域都是非常重要的组成部分。
2.2 基本原理和工作方式选择器的基本原理是通过控制信号来控制输入端之间的连接与断开，从而实现对输入信号进行选择。
最常见的选择器为1位2路选择器，它有两个输入端（A 和B），一个输出端（Y）以及一个控制端（C）。
实验三4位2选1多路选择器的设计与实现
实验三 4位2选1多路选择器的设计与实现一．实验目的1．使用ISE软件设计并仿真；2．学会程序下载。
二．实验内容使用ISE软件进行4位2选1多路选择器的设计与实现。
三．实验步骤1. 编写文本文件并编译2. 软件仿真3. 进行硬件配置四．实验原理1. ISE软件是一个支持数字系统设计的开发平台。
2. 用ISE软件进行设计开发时基于相应器件型号的。
注意：软件设计时选择的器件型号是与实际下载板上的器件型号相同。
3. 图3-1所示为4位2选1多路选择器的原理图，本实验中用Verilog语句来描述。
图3-1 4位2选1多路选择器的原理图（1）新建工程双击桌面上“ISE Design Suite 14.7”图标，启动ISE软件(也可从开始菜单启动)。
每次打开ISE都会默认恢复到最近使用过的工程界面。
当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。
选择File New--Project 选项，在弹出的对话框中输入工程名称并指定工程路径。
点击Next按钮进入下一页，选择所使用的芯片及综合、仿真工具。
计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到。
在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。
另外，我们选择Verilog作为默认的硬件描述语言。
再点击Next按钮进入下一页，这里显示了新建工程的信息，确认无误后，点击Finish就可以建立一个完整的工程了。
（2）设计输入和代码仿真在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，选择Verilog Module输入，并输入Verilog文件名。
单击Next按钮进入端口定义对话框。
其中Module Name栏用于输入模块名，这里是mux24a，下面的列表框用于端口的定义。
Port Name表示端口名称，Direction表示端口方向(可选择为input、output或inout)，MSB表示信号最高位，LSB表示信号最低位，对于单信号的MSB和LSB不用填写。
多路选择器课程设计
多路选择器课程设计一、课程目标知识目标：1. 理解多路选择器的基本概念、原理和分类。
2. 掌握多路选择器的电路符号、工作原理及特点。
3. 学会分析多路选择器在实际电路中的应用。
技能目标：1. 能够正确使用多路选择器进行电路设计。
2. 能够运用所学知识解决实际问题，提高电路设计能力。
3. 能够通过实际操作，培养动手能力和团队协作能力。
情感态度价值观目标：1. 培养学生对电子技术学科的兴趣，激发学习热情。
2. 增强学生的创新意识和实践能力，提高自信心。
3. 培养学生严谨的科学态度，遵循实验操作规范。
课程性质：本课程属于电子技术基础课程，旨在帮助学生掌握多路选择器的原理和应用，提高电路设计能力。
学生特点：学生已具备一定的电子技术基础知识，具有较强的学习兴趣和动手能力。
教学要求：结合学生实际情况，注重理论与实践相结合，以实际操作为主线，培养学生的实践能力和创新精神。
通过本课程的学习，使学生能够将所学知识应用于实际电路设计中，达到学以致用的目的。
课程目标的设定，旨在分解为具体的学习成果，为后续教学设计和评估提供依据。
二、教学内容1. 多路选择器基本概念：介绍多路选择器的作用、分类及基本原理。
- 教材章节：第二章第四节- 内容列举：多路选择器的定义、分类（模拟、数字）、工作原理。
2. 多路选择器电路符号与工作原理：分析多路选择器的电路符号、工作过程及特点。
- 教材章节：第二章第五节- 内容列举：电路符号、工作原理、开关特性、应用场合。
3. 多路选择器应用实例：讲解多路选择器在实际电路中的应用，分析电路设计方法。
- 教材章节：第二章第六节- 内容列举：典型应用电路、电路设计方法、注意事项。
4. 实践操作：设计多路选择器电路，进行实际操作，培养动手能力。
- 教材章节：第二章实践操作- 内容列举：实践操作任务、操作步骤、注意事项。
5. 课堂讨论与总结：针对教学内容，组织课堂讨论，巩固所学知识，总结课程要点。
- 教材章节：第二章总结- 内容列举：课程重点、难点、学习方法、实践技巧。
2 选1 多路选择器
2 选1 多路选择器LIBRARY IEEE;--IEEE 库使用说明USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 IS--器件mux21 的外部接口信号说明--PORT相当于器件的引脚,这一部分称为实体PORT ( a b : IN STD_LOGIC;s : IN STD_LOGIC;y : OUT STD_LOGIC );END ENTITY mux21;--器件mux21 的内部工作逻辑描述即--为实体描述的器件功能结构称为结构体ARCHITECTURE one OF mux21 ISBEGINy <= a WHEN s = '0' ELSEb WHEN s = '1' ;END ARCHITECTURE one;1位锁存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; --锁存器的实体定义了此器件的--输入输出引脚及其信号属性ENTITY Latch ISPORT(D : IN STD_LOGIC;ENA : IN STD_LOGIC;Q : OUT STD_LOGIC);END ENTITY Latch--结构体ARCHITECTURE one OF Latch IS --定义信号SIGNAL sig_save : STD_LOGIC;--进程语句结构描述逻辑的时序方式BEGINPROCESS (D, ENA)BEGINIF ENA = '1' THENsig_save <= D ;END IF ;Q <= sig_save ;END PROCESS ;END ARCHITECTURE one;1位全加器--或门逻辑描述LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2 ISPORT (a,b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2ARCHITECTURE fu1 OF or2 ISBEGINc <= a OR b;END ARCHITECTURE fu1;--半加器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adderARCHITECTURE fh1 OF h_adder ISBEGINso <= (a OR b)AND(a NAND b);co <= NOT( a NAND b);END ARCHITECTURE fh1;--1 位二进制全加器顶层设计描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT ( ain bin cin : IN STD_LOGIC;cout sum : OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adderPORT ( a b : IN STD_LOGIC;co so : OUT STD_LOGIC);END COMPONENTCOMPONENT or2PORT (a b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENTSIGNAL d e f : STD_LOGIC;--元件连接BEGINu1 : h_adder PORT MAP( a =>ain b =>bin co=>d so =>e); u2 : h_adder PORT MAP( a =>e b =>cin co =>f so =>sum); u3 : or2 PORT MAP(a =>d b =>f c =>cout);END ARCHITECTURE fd1 ;1. 实体语句结构以下是实体说明单元的常用语句结构ENTITY 实体名IS[GENERIC ( 类属表) ][PORT ( 端口表) ]END ENTITY 实体名实体说明单元必须按照这一结构来编写实体应以语句ENTITY 实体名IS 开始以语句END ENTITY 实体名结束其中的实体名可以由设计者自己添加。
多路选择器课程设计
1 前言当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那么也就必然离不开抢答器。
而现在的抢答器有着数字化，智能化的方向发展，这就必然提高了抢答器的成本。
鉴于现在小规模的知识竞赛越来越多，操作简单，经济实用的小型抢答器必将大有市场。
本抢答器与其他抢答器电路相比较有分辨时间极短、结构清晰，成本低、制作方便等优点，并且还有防作弊功能。
因此，我们制作了这款简易多路数字抢答器摒弃了成本高、体积大、操作复杂。
我们采用了数字显示器直接指示，自动锁存显示结果，因而本抢答器具有显示直观，操作简单的特点。
而且在显示时抢答器会发出蜂鸣声使效果更为生动。
工厂、学校和电视台等单位常举办各种智力竞赛, 抢答记分器是必要设备。
2方案设计2.1设计思路我们采用了数字显示器直接指示，自动锁存显示结果，因而本抢答器具有显示直观，操作简单的特点。
而且在显示时抢答器会发出蜂鸣声使效果更为生动，设计思路是竞赛抢答器要有报警系统，要是在规定时间内还没有参赛者抢答或回答出问题时就会发出报警声，抢答倒计时为设定为10S，回答题目限时20s并且如果出现犯规抢答时也会发出报警并且显示该犯规选手的编号。
这个抢答器可同时供不大于8名选手或8个代表队参加比赛复位电路是单片机初始化，使单片机重新开始执行程序。
当复位开关按下RST由低电平变为高电平，则程序从头开始执行，各用一个抢答按钮，按钮的编号与选手的编号是相对应的给节目主持人设置二个控制按钮开关，用来控制系统的清零和抢答的开始；给每一个选手编号1至16，当选手按下按钮时，电平变化从P1口输入，经单片机处理后从P0输出由数码管显示抢答者编号。
该八路抢答器具有程序存储、数据锁存和显示功能，抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在数码管上显示出选手的编号，同时蜂鸣器给出音响提示，此外，要封锁输入电路，禁止其他选手抢答，优先抢答选手的编号一直保持到主持人将系统清零为止当节目主持人启动"开始"键后，要求定时器立即减计时，并用显示器显示，同时蜂鸣器发出短暂的声响，若超出10秒则不能再抢答此题作废，重新念题。
实验一 2选1多路选择器的设计
实验模式选择正确。
4、预习报告在每次实验开始时交老师签字 （考勤依据之二），实验完成老师检查并提问 后在实验操作栏签字并给出操作分数。
input a1; input a2; input a3; input s0; input s1; output outy; wire outy;
wire tmp;
mux21a u1 (.a(a2), .b(a3), .s(s0), .y(tmp)); mux21a u2 (.a(a1), .b(tmp), .s(s1), .y(outy)); endmodule
(5) 实验报告：
根据以上的实验内容写出实验报告，包括 程序设计、软件编译、仿真分析、硬件测试和 详细实验过程；给出程序分析报告、仿真波形 图及其分析报告。
实验注意事项：
1、每次做实验前先签到（考勤依据之一），
签名包括姓名学号以及电脑编号。 2、程序设计好，编译仿真正确后，作好引脚 锁定并编译。检查正确后才打开实验箱的电源。
参考源代码：
module mux21a (a, b, s, y);
input a; input b; input s; output y; wire y;
assign y = (s == 1'b0) ? a : b ; endmodule
mux21a的仿真波形
(3) 实验内容2：
引脚锁定以及硬件下载测试。若目标器 件 是 EPM7128SLC84-15(MAX7000S 系 列 ) ， 建议选实验电路模式5，用键1(PIO0，引脚 号 为 4) 控 制 s ； a 和 b 分 别 接 clock5( 引 脚 号 为 75)、clock0(引脚号为2)；输出信号y接扬声 器 spker( 引 脚 号 为 81) 。 通 过 短 路 帽 选 择 clock0接256Hz信号，clock5接1024Hz，最后 进行编译、下载和硬件测试实验。
双二选一多路选择器课程设计
双二选一多路选择器课程设计1.实验目的2.电路设计过程2.1设计二选一多路选择器2.2设计双二选一多路选择器3.仿真结果3.1创建工程准备工作3.2创建新工程3.3编译前置3.4全程编译3.5时序仿真4.总结一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路；2、熟悉Quartus Ⅱ软件的VHDL文本设计流程全过程；3、学习简单组合电路的设计，层次化的设计方法4、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；二、电路设计过程1、设计2选1多路选择器a. 使用Quartus建立工程准备项目①新建一个文件夹。
在d盘中，路径为D:\wangchen。
②打开Quartus软件③从[File]>>[New]>>[VHDL] 新建文本编译窗口，出现新建项目框。
④输入源程序，编写2选1多路选择程序2选1多路源程序如下：ENTITY mux21a ISPORT (a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS(a,b,s)BEGINIF s='0' THEN y<=a; ELSE y<=b;END IF;END PROCESS;END ARCHITECTURE one;⑤文件存盘选择File→Save As命令，找到已建立的文件夹D:\wangchen，存盘文件名应与实体的名字一致，即mux21a，其界面窗口如下图所示。
b创建工程①打开建立新工程管理窗,选择File→New Preject Wizard工具选项创建设计工程命令，即弹出“工程设置〞对话框如下图所示，单击对话框最上第一栏右侧的“…〞按钮，找到文件夹D:\wangchen，选种已存盘的文件mux21a，再单击打开按钮，既出现如图所示的设置情况. 使用New Project Wizard可以为工程指定工作目录、分配工程名称以与指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA工具，以与目标器件系列和具体器件等。
实验3 多路选择器的设计
实验3 多路选择器的设计
一、实验目的
1.熟练掌握多路选择器的设计方法
2.熟悉门级描述的编程方法；
二、实验内容
1.编写程序实现2选1的多路选择器
2.编写程序实现8选1的数据选择器
三、实验要求
1.根据参考内容，用Verilog HDL语言设计多路选择器。
2.用Quartus II或Modelsim 对其进行功能或时序进行波形仿真验证；
3.下载到FPGA开发板验证；
四、实验环境
Quartus Ⅱ
五、实验原理
数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。
实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。
二选一数据选择器的原理框图如图1,真值表见图2。
六、 实验步骤
（1）打开Quartus II 新建工程，并进行相关配置； （2）添加Verilog HDL 文件，编辑代码； （3）编译、代码综合与波形仿真； （4）下载程序至FPGA 开发板。
图2 选1数据选择器真值表
图1 2选1数据选择器原理图
图3 8选1数据选择器原理图
七、实验程序（或者电路图）
八、实验结果
2选1数据选择器RTL
8选1数据选择器RTL
2选1数据选择器波形图仿真
8选1数据选择器波形图仿真
九、实验结果讨论
(结合实验过程、实验结果或老师的提出问题自行讨论)。
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(4 )实验内容2(附加实验内容，有时间同学做）：
将设计的多路选择器看成是一个元件mux21a ，利用模块调用来描述下图，并将此文件放在 同一目录中。
u1
MUXK
a1 MUX21A
a2
a
a3
b
tmp y
s1
s
u2
MUX21A a
b
y
s
outy
s0
以下是参考程序：
module MUXK (a1, a2, a3, s0, s1, outy);
(5) 实验报告：
根据以上的实验内容写出实验报告，包括 程序设计、软件编译、仿真分析、硬件测试和 详细实验过程；给出程序分析报告、仿真波形 图及其分析报告。
实验注意事项：
1、每次做实验前先签到（考勤依据之一），
签名包括姓名学号以及电脑编号。 2、程序设计好，编译仿真正确后，作好引脚 锁定并编译。检查正确后才打开实验箱的电源。
3、对逻辑芯片编程下载前，一定注意先将
实验模式选择正确。
4、预习报告在每次实验开始时交老师签字 （考勤依据之二），实验完成老师检查并提问 后在实验操作栏签字并给出操作分数。
知识回顾 Knowledge Review
按照十一章的步骤对上例分别进行编译、综合 、仿真。并对其仿真波形作出分析说明。
MUXK的仿真波形
(4) 实验内容3：
引脚锁定以及硬件下载测试。若目标器 件 是 EPM7128SLC84-15(MAX7000S 系 列 ) ， 建 议 选 实 验 电 路 模 式 5 ， 用 键 1(PIO0 ， 引 脚 号为4)控制s0；用键2(PIO1，引脚号为5)控 制s1；a3、a2和a1分别接clock5(引脚号为75) 、clock0(引脚号为2)和clock2(引脚号为70)； 输出信号outy仍接扬声器spker(引脚号为81) 。 通 过 短 路 帽 选 择 clock0 接 256Hz 信 号 ， clock5接1024Hz，clock2接8Hz信号。最后进 行编译、下载和硬件测试实验。
参考源代码：
module mux21a (a, b, s, y);
input a; input b; input s; output y; wire y;
assign y = (s == 1'b0) ? a : b ; endm3) 实验内容2：
引脚锁定以及硬件下载测试。若目标器 件 是 EPM7128SLC84-15(MAX7000S 系 列 ) ， 建 议 选 实 验 电 路 模 式 5 ， 用 键 1(PIO0 ， 引 脚 号 为 4) 控 制 s ； a 和 b 分 别 接 clock5( 引 脚 号 为 75)、clock0(引脚号为2)；输出信号y接扬声 器 spker( 引 脚 号 为 81) 。 通 过 短 路 帽 选 择 clock0接256Hz信号，clock5接1024Hz，最后 进行编译、下载和硬件测试实验。
input a1; input a2; input a3; input s0; input s1; output outy; wire outy;
wire tmp;
mux21a u1 (.a(a2), .b(a3), .s(s0), .y(tmp)); mux21a u2 (.a(a1), .b(tmp), .s(s1), .y(outy)); endmodule
实验一 简单组合电路的设计
(1) 实验目的：
熟悉QUARTUSⅡ的Verilog HDL文本设计流 程全过程，学习简单组合电路的设计、多层 次电路设计、仿真和硬件测试。
(2) 实验内容1：
按 照 QUARTUSII 应 用 向 导 给 出 的 步 骤 ， 利 用 QUARTUSⅡ完成2选1多路选择器的文本编辑 输入(mux21a.v)和仿真测试等步骤，给出仿真 波形。最后在实验系统上进行硬件测试，实际 验证本项设计的功能。