数字锁相环实验
滤波法及数字锁相环法位同步提取实验 模拟锁相环实验 载波同步帧同步实验资料
实验十九滤波法及数字锁相环法位同步提取实验实验项目三数字锁相环法位同步观测（1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。
从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。
（2）观测“数字锁相环输入”和“鉴相输出”。
观测相位超前滞后的情况数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。
在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。
经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。
（3）观测“插入指示”和“扣除指示”。
（4）以信号源模块“CLK ”为触发，观测13号模块的“BS2”。
思考题：分析波形有何特点，为什么会出现这种情况。
因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。
思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。
而这种引入的误差是无法消除的。
减小相位抖动的方法就是将分频器的分频数提高。
实验二十 模拟锁相环实验实验项目一 VCO 自由振荡观测（1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。
实验项目二 同步带测量（1） 示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4输出处于锁定状态。
将正弦波频率调小直到输出波形失锁，此时的频率大小f1为 400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为 9.25kHz 。
基于FPGA的全数字锁相环设计与实现
基于FPGA的全数字锁相环设计与实现一、前言全数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种数字电路设计技术，可实现同步数字信号的调制和解调。
基于FPGA的全数字锁相环设计与实现，是一个极为重要的课题。
它可以有效地提高数字电路的性能，使得数字系统具有更优越的特性，并可广泛应用于数字电路的设计、数字信号的处理等领域。
二、DPLL 的体系结构DPLL是由相频检测器、滤波器、数字控制振荡器和时钟输出等多个部分组成的。
其中，相频检测器、滤波器和数字控制振荡器通常被集成到FPGA的内部，而时钟输出则需要通过FPGA的普通I/O口与市场上常见的外部输出设备相结合。
三、数字锁相环的工作原理数字锁相环的工作原理基于一个反馈循环系统，其中参考振荡器的频率与输入信号会被比较，然后通过差错检测网络来确定缺陷。
如果这些信号频率不匹配，则通过调整数字控制振荡器的频率来达到匹配。
然后，系统会根据输出信号和参考信号的相位差异来调整数字控制振荡器的频率，并通过PLL的反馈路径传输至输入端，进而得到和参考信号相同频率的输出信号。
四、数字锁相环的应用数字锁相环在通信领域有着广泛的应用，如数据码隆、数字调制、同步检测等；在数字领域，数字锁相环主要应用于数字信号处理、频谱分析、信噪比提高等方面；在电子仪器领域，数字锁相环可以被应用于测量领域、噪声分析、频率合成等方面。
五、基于FPGA的数字锁相环的设计数字锁相环的设计是一项非常复杂的工作，其中需要解决的问题主要有相频检测、低通滤波、数字控制振荡器的设计和时钟输出等方面。
在基于FPGA的数字锁相环设计过程中，可以采用很多不同的方法和技术来解决这些问题。
在数字锁相环的设计中，相频检测器是极其关键的部分，其主要功能是检测输入信号与数字控制振荡器的频率是否匹配。
其中，相频检测器常用的方式有两种：一是通过比较输入信号和数字控制振荡器的频率来实现；二是通过测量输入信号和数字控制振荡器的相位差来实现。
滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案
滤波法及数字锁相环法位同步提取实验和帧同步提取实验滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求；2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求；3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念；4、掌握巴克码识别原理；5、掌握同步保护原理；6、掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1、熟悉实验箱2、滤波法位同步带通滤波器幅频特性测量；3、滤波法位同步恢复观测；4、数字锁相环位同步观测；5、帧同步提取实验。
三、实验条件/器材滤波法及数字锁相环法位同步提取实验：1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块2、双踪示波器（模拟/数字）3、连接线若干帧同步提取实验：1、主控&信号源、7号模块2、双踪示波器（模拟/数字）3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134;帧同步提取实验原理见通信原理综合实验指导书P141。
五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量1、连线及相关设置（1）关电，连线。
（2）开电，设置主控，选择【信号源】→【输出波形】。
设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。
（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。
2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out”的幅度填入下表，并绘制幅频特性曲线。
（三）滤波法位同步恢复观测1、连线及相关设置（1）关电，连线。
（2）开电，设置主控菜单，选择【主菜单】→【通信原理】→【滤波法及数字锁相环位同步法提取】。
将13号模块S2拨上。
将S4拨为1000.（3）此时系统初始状态为：输入PN为256K。
锁相实验指导内容
实验一 锁相环单元实验一、实验目的1、掌握通用单片集成锁相环LM565的工作原理和应用。
2、了解锁相环LM565参数的计算方法。
二、实验仪器1、EE1642B 型函数信号发生器/计数器 1台2、6504双踪示波器 1台 ３ 锁相技术实验箱三、实验原理和电路说明1、芯片简介LM565是一块工作频率低于1MHz 的通用单片集成锁相环路，其组成方框图如图1-1图1-1 LM565CN 方框图荡器和放大器三部分。
鉴相器为双平衡模拟相乘电路，压控振荡器为积分—施密特电路。
输入信号加在2、3端，7 端外接电容器C 与放大器的集电极电阻R （典型值为3.6K ）组成环路滤波器。
由7端输出的误差电压在内部直接加到压控振荡器的控制端。
6端提供了一个参考电压，其标称值与7端相同。
6、7端可以一起作为后接差动放大器的偏置。
压控振荡器的定¸¸¸¸¸¸¸¸VCO¸¸¸·¸¸¸¸¸¸¸¸¸÷¸¸图1-2 LM565CN 引脚图时电阻T R 接在8端，定时电容T C 接在9端，振荡信号从4端输出。
压控振荡器的输出端4与鉴相器反馈输入端5是断开的，允许插入分频器来做频率合成器。
对LM565而言，压控振荡器振荡频率可近似表示为：TT C R f 42.1≈压控灵敏度为 ：C E f K 500=式中C E 是电源电压（双向馈电时则为总电压）。
鉴相灵敏度为：π4.1=d K放大器增益为 ：4.1=ALM565工作频率范围为0.001Hz~500KHz ，电源电压为±6~±12V ，鉴频失真低于0.2%，最大锁定范围为±60%f ，输入电阻为10K ，典型工作电流为8mA 。
锁相环调频和解调实验,频率合成器实验
实验11 锁相调频与鉴频实验一、实验目的1.掌握锁相环的基本概念。
2.了解集成电路CD4046的内部结构和工作原理。
3.掌握由集成锁相环电路组成的频率调制电路/解调电路的工作原理。
二、预习要求1.复习反馈控制电路的相关知识。
2.锁相环路的工作原理。
三、实验仪器1.高频信号发生器2.频率计3.双踪示波器4.万用表5.实验板GPMK8四、锁相环的构成和基本原理（1）锁相环的基本组成图11-1是锁相环的基本组成方框图，它主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）组成。
图11-1 锁相环的基本组成① 压控振荡器（VCO ）VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压。
所谓压控振荡器就是振荡频率受输入电压控制的振荡器。
② 鉴相器（PD ）PD 是一个相位比较器，用来检测输出信号0V （t ）与输入信号i V （t ）之间的相位差θ (t)，并把θ(t)转化为电压)(t V d 输出，)(t V d 称为误差电压，通常)(t V d 作为一直流分量或一低频交流量。
③ 环路滤波器（LF ）LF 作为一低通滤波电路，其作用是滤除因PD 的非线性而在)(t V d 中产生的无用组合频率分量及干扰，产生一个只反映θ(t)大小的控制信号)(t V C 。
4046锁相环芯片包含鉴相器（相位比较器）和压控振荡器两部分，而环路滤波器由外接阻容元件构成。
（2）锁相环锁相原理锁相环是一种以消除频率误差为目的反馈控制电路，它的基本原理是利用相位误差电压去消除频率误差。
按照反馈控制原理，如果由于某种原因使VCO 的频率发生变化使得与输入频率不相等，这必将使)(t V O 与)(t V i 的相位差θ(t)发生变化，该相位差经过PD 转换成误差电压)(t V d 。
此误差电压经过LF 滤波后得到)(t V c ，由)(t V c 去改变VCO 的振荡频率，使其趋近于输入信号的频率，最后达到相等。
锁相环调频及锁相环调频发射与接收实验实验报告
锁相环调频及锁相环调频发射与接收实验实验报告沈凯捷101180101锁相环调频实验一. 实验目的1．加深对锁相环基本工作原理的理解。
2．掌握锁相环同步带、捕捉带的测试方法，增加对锁相环捕捉、跟踪和锁定等概念的理解。
3．掌握集成锁相环芯片NE564的使用方法和典型外部电路设计。
1.理解用锁相环实现调频的基本原理。
2.掌握NE564构成调频电路的原理和调试，测试方法。
二、实验使用仪器1．NE564锁相和调频实验板2．100MHz泰克双踪示波器3. FLUKE万用表4. 高频信号源5. 低频信号源三、实验内容1. 压控振荡器的测试。
2 . 同步带和捕捉带的测量。
3. 调频信号的产生和测量。
四、实验步骤1. 压控振荡器的测试（1）在实验箱主板上插上锁相环调频与测试电路实验模块。
接通实验箱上电源开关，电源指标灯点亮。
（2）把跳线S1，S2，S5，S6，S7断开，S3，S4合上。
单独测试压控振荡器的自由振荡频率。
将双排开关S8的4端合上，此时8200pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。
调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。
然后调节可变电容CW ，观察振荡频率的变化范围，并记录。
将双排开关S8的3端合上，此时820pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。
调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。
然后调节可变电容CW ，观察振荡频率的变化范围，并记录。
将双排开关S8的2端合上，此时82pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。
调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。
然后调节可变电容CW ，观察振荡频率的变化范围，并记录。
将双排开关S8的1端合上，此时22pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。
感应加热电源全数字锁相环实验报告
感应加热电源全数字锁相环实验报告（3）江小宁（深圳市北辰亿科科技有限公司）一、 实验目的1. PWM 占空比的变化对电压电流相角的影响。
2. 改进设计方案。
二、 实验步骤1. 用matlab 算出相应频率对应的电压与电流的相位差。
2. 发出固定频率，同时改变同一路PWM 的占空比，用示波器测得电压与电流的相位差，并记录。
3. 改变频率，重复2。
4. 发出固定频率，只改变同一路的一个PWM 波的占空比，用示波器测得电压与电流的相位差，并记录。
5. 改变频率，重复4.6. 制作表格，对比相位差的变化。
三、 实验仪器a) FPGA 实验板。
b) 信号发生器。
c) 示波器。
d)霍尔电流传感器。
四、 实验数据R=51欧，L=4.7mH,C=59ns 谐振频率khz LCf 562.9210==π品质因数53.50==RLw Q 注：表中的“-”号表示电流超前电压的相角。
表中的相位差指的是进入鉴相器时的相位差，电压信号人为延时3.6us 。
表1 同时改变同一路的占空比时，相位差的变化表2 只改变同一路的其中一个pwm 的占空比时，相位差的变化五、 实验数据分析从表1和表2中可以看出随着占空比的减小，用示波器测得的电压与电流的相位差也随之减小，甚至出现电流超前电压，与理论相位差相差越来越大。
表1与表2对比可得，只改变一个pwm 波的占空比会比同时改变两个pwm 波的占空比对相位差产生的影响小一点，但还是有影响。
远离谐振频率的相角影响要比近谐振的小。
可能原因是IGBT 开通的时间过短，影响了电流的振荡，以及二极管续流。
六、 实验结论由于占空比改变，而频率不变频率 电压信号占空比电压与电流的相位差理论相位差 9.7khz46.1% 13.27° 9.3°38.3%-10.13° 11khz 45.6% 41.58° 57.35° 36.8%9.9°频率 电压信号占空比 电压与电流的相位差理论相位差 9.7khz 46.1% 38.3% 2.1° 9.3° 46.1% 34.4% -3.8° 11khz45.6% 36.8% 27.32° 57.35° 45.6%32.4%20.2°。
锁相环实验报告
锁相环实验报告锁相环实验报告一、实验目的本次实验的目的是了解锁相环（PLL）的原理和应用，掌握PLL电路的设计和调试方法，以及了解PLL在通信系统中的应用。
二、实验原理1. PLL原理锁相环是一种基于反馈控制的电路，由比例积分环节、相位检测器、低通滤波器和振荡器等组成。
其基本原理是将输入信号与参考信号进行比较，并通过反馈调整振荡频率，使得输入信号与参考信号同步。
2. PLL应用PLL广泛应用于通信系统中，如频率合成器、时钟恢复器、数字调制解调器等。
三、实验设备和材料1. 实验仪器：示波器、函数发生器等。
2. 实验元件：电阻、电容等。
四、实验步骤1. 搭建PLL电路并连接到示波器上。
2. 调节函数发生器输出正弦波作为参考信号，并将其输入到PLL电路中。
同时，在函数发生器上设置另一个正弦波作为输入信号，并将其连接到PLL电路中。
3. 调节PLL参数，包括比例积分系数和低通滤波器截止频率等，使得输入信号与参考信号同步。
4. 观察示波器上的输出波形，记录下PLL参数的取值。
五、实验结果与分析1. 实验结果通过调节PLL参数，成功实现了输入信号与参考信号的同步，并在示波器上观察到了稳定的输出波形。
记录下了PLL参数的取值，如比例积分系数和低通滤波器截止频率等。
2. 实验分析通过本次实验，我们深入了解了锁相环的原理和应用，并掌握了PLL电路的设计和调试方法。
同时，我们也了解到PLL在通信系统中的重要作用，如时钟恢复、数字调制解调等。
六、实验结论本次实验成功地实现了输入信号与参考信号的同步，并掌握了PLL电路的设计和调试方法。
同时也加深对于PLL在通信系统中应用的认识。
七、实验注意事项1. 在搭建电路时应注意接线正确性。
2. 在调节PLL参数时应注意逐步调整，避免过度调整导致系统失控。
3. 在观察示波器输出波形时应注意放大倍数和时间基准设置。
数字锁相环实验报告
本科实验报告实验名称：数字锁相环实验四、实验内容准备工作：将调制方式设在BPSK方式，用函数信号发生器产生一个64KHz的TTL信号送入数字数字信号测试端口J007（实验箱左端）。
1.锁定状态测量用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；在理论上，环路锁定时该两信号应为上升沿对齐。
2.数字锁相环的相位抖动特性测量数字锁相环在锁定时，输出信号存在相位抖动是数字锁相环的固有特征。
测量时，以TPMZ03为示波器的同步信号，用示波器测量TPMZ02，仔细调整示波器时基，使示波器刚好容纳TPMZ02的一个半周期，观察其上升沿。
可以观察到其上升较粗（抖动），其宽度与TPMZ02周期的比值的一半即为数字锁相环的时钟抖动。
3.锁定频率测量和分频比计算将函数信号发生器设置在记数状态（频率计）。
参见数字锁相环的结构如图3.2.1数字锁相环的结构，测量各点频率。
记录测量结果，计算分频比。
TPMZ01 TPMZ02TPMZ03 TPMZ04TPMZ054.锁定过程观测（1）用示波器同时观测TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；复位通信原理综合实验系统，则FPGA进行初始化，数字锁相环进行重锁状态。
此时，观察它们的变化过程（锁相过程）。
（2）用示波器测量TPMZ05波形，复位通信原理综合实验系统，观察调整的变化过程。
5.同步带测量（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J007。
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；正常时环路锁定，该两信号应为上升沿对齐。
（2）缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
（3）调整函数信号发生器频率，使环路锁定。
缓慢降低函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
全数字锁相环的设计及分析
全数字锁相环的设计及分析1 引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。
2全数字锁相环的体系结构和工作原理74XX297 是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。
ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。
K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。
这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
2.1 鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。
异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。
数字锁相环提取同步信号实验
实验三十四数字锁相环提取同步信号实验一、实验目的1．学习数字通信中位同步恢复的重要性；2．位同步恢复的主要技术指标；3．了解数字通信位同步恢复的各种方法；4．设计一个数字锁相环提取同步信号电路；5．了解数字锁相环提取同步信号的优缺点；6．用CPLD/FPGA进行位同步信号提取实验。
二、实验仪器与设备1．THEXZ-2型实验箱、数字锁相环提取同步信号实验模块；2．20MHz双踪示波器、万用表。
三、实验原理1．位同步的重要性数字通信中，除了有载波同步的问题外，还有位同步的问题。
因为信息是一串相继的信号码元的序列，解调时常需知道每个码元的起止时刻。
因此，接收端必须产生一个用作抽样判决的定时脉冲序列，它和接收码元的终止时刻应对齐。
我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。
要使数字通信设备正常工作，离不开正确的位同步信号。
如果位同步脉冲发生严重抖动或缺位，则使数字通信产生误码；严重时使通信造成中断。
影响位同步恢复的主要原因：①输入位同步电路的信号质量；②信号的编码方式：码元中存在长连“0”或长连“1”。
在实际通信系统中为了节省传输频带和减小对邻近频道的干扰，一般采用限带传输。
也就是将调制信号在基带中进行滚降处理或在中频将已调信号进行中频滤波器成形。
这样的信号经过传输和解调器解调，如QPSK系统则输出是I、O二路模拟信号，由于其形状的原因，因此称为眼图。
位同步取样位置对眼图的开启位置影响很大。
2．位同步的主要技术指标：1）静态相差在相干解调系统中，接收到的信号眼图是由调制器成型滤波器的衰降系统决定的。
为了充分利用接收到的信号能量，通常把位同步的抽样脉冲相位调到眼图最大开启位置。
在这个位置进行判决认为是最佳，称静态相差为零。
相反位同步的抽样脉冲相位偏离了眼图的最大开启位置，就会造成误码或接收机门限特性下降。
通常很多位同步提取电路都存在着一个固定静态相差。
锁相环及实验
试验 6 CMOS 4046 锁相环这个试验的目的是了解基于CMOS4046的锁相环。
阅读材料分成四个部分：第一部分为锁相环的基本工作原理；第二部分是CD4046组成的锁相环元器件的取值范围，第三部分为试验内容，第4部分为试验预习。
1 锁相环的概念锁相环是一个带反馈环的控制回路，其中的压控振荡器可以输出一个信号，其频率将锁定在输入信号上。
锁相环被广泛使用，其中包括：调制解调，音频解码，时钟产生，自适应滤波，频率合成及电机速度控制等领域。
基本的锁相环有三个部分，如图1所示：压控振荡器、鉴相器和低通滤波器。
压控振荡器(VCO)输出频率与输入电压v o .成正比。
VCO 输入端的电压决定了压控振荡器输出信号V osc 的频率f osc 。
VCO 的输出v osc 和周期性的输入信号v i 送到鉴相器的两个输入端。
当环路锁定到输入信号v i 以后，VCO 的输出信号v osc 频率f osc 将精确地与输入信号v i 的频率f i 相等，f osc = f i . (1)此时环路处于锁定状态。
鉴相器产生一个输出电压，它与输入信号和VCO 的相位差成正比。
鉴相器的输出电压通过一个低通滤波器，得到电压v o ，作为控制压控振荡器的输入电压。
PLL 的基本特性是压控振荡器的频率力图保持与输入信号的频率相等(f osc = f i )，即使输入信号的（翻译成中文）图1 基本锁相环回路的框图Figure 1: Block diagram of a basic phase-locked loop (PLL).频率在做变化。
假设锁相环处于锁定状态，输入信号的频率f i增大一点，则VCO的输出与输入信号的相位差将变大。
结果，滤波器的输出电压V0将增大，压控振荡器的输出频率f osc增加，直到与fi一致，这样就保持了PLL在锁定状态。
输入信号频率的最大可能的变化范围被称为锁相环的锁定范围。
如果开始的时候锁相环处于锁定状态，输入信号的频率变得比允许的最小频率还要小的时候，或者变得比最大允许的频率还要大的时候，锁相环将不再能够保持振荡器的输出频率与输入频率一致，这时就称为失锁。
实验五 锁相环路的实验研究
实验五 锁相环路的实验研究一、实验目的1．通过实验深入了解锁相环的工作原理和特点。
2．初步掌握锁相环主要参数的测试方法。
二、实验原理1．锁相环路的工作原理锁相环路主要由鉴相器(PD)、环路滤波器(LF)及压控振荡器(VCO)三个基本部件组成，它是一种相位负反馈自动调节系统，允许用外部参考信号去控制环路内部振荡器的频率和相位。
如果环路输入信号频率f i 与VCO 输出信号频率f o 之间的起始频差不太大，鉴相器会输出一个误差电压u d ，它与环路输入电压U s 和输出电压U o 之间的相位差θe 有关，经环路滤波器后，U d 中的高频分量被基本滤除，环路滤波器输出一个真正反映相位差θe 变化的低频分量U c ，VCO 在U c 的控制下，其振荡频率发生变化，并且向着减小环路相位差的方向变化。
当环路锁定后，U S 和U o 之间不存在频差，只存在一个固定的稳态相位差。
锁相环路对信号相位的传递具有低通滤波特性，其通带与环路滤波器参数有关。
环路滤波器的带宽直接影响环路的捕捉性能。
锁相环路各部件的传递函数分别为：PD ：)(sin )(t K t u e d d θ= (2-22))()()(t u s F t u d c ⋅= (2-23)LF ：)()()(t t t o i e θθθ-= (2-24)VCO ：0()()d to o c t K u t t θ=⎰ (2-25) 2．锁相环路主要性能参数及指标的测量在设计锁相环路，特别是根据特定需要设计合理的环路滤波器元件参数前，应该事先知道环路另外两个部件的基本参数，即PD 的鉴相灵敏度K d (v/rad)和VCO 的压控灵敏度K o (rad/s. v)。
(1)VCO 压控灵敏度的测量VCO 压控灵敏度的定义为o o cf K U ∆=∆ (Hz/V) (2-26) 或 c o o U K ∆∆=ω (rad/s.v) (2-27) (2)环路同步带Δf H 与捕捉带Δf p 的测量① 同步带测量：首先调节信号源输出频率(锁相环输入频率f i )，使环路处于良好的锁定状态，即示波器上u i 和u o 波形不但清晰稳定，而且要尽可能保持很小的相位差。
锁相环(史)
RS
QD QC QB QA
74LS90 cBp1 cpA0
RS
被测信号
b
PH I 2 a PH I1
CD4046
c
VCOo
反相器的作用
✓ 左边的反相器：因为74LS374是上升沿触发 ✓ b为什么要为Q3的反相信号？
Q3的特点是高电平持续时间短，低电平时间持续时间 长，如果a为高电平，b为低电平，则锁相环相位器不 好比较，所以将Q3取反。
• 本锁相环电路选择了相位比较器2（PC2）， 锁相环路锁定在压控振荡器中型频率处时 输入输出的相位差为0。所以R4是不可以省 去的。
实验内容三 、 用CC4046、74LS90、 74LS00组成一个倍频电路（其倍频数N=1 －10可选）
用锁相环实现倍频的原理
fcoN'fco
实验步骤：
（1）用74LS90设计一个十进制计数器，测绘各关键点的波 形， （注意触发源的选择）。
• 集成数字锁相环内通常至少包含压控振荡器VCO和相位比较器PC。 • 本实验使用HCT4046。
• PIN DESCRIPTION
• PIN NO. SYMBOL NAME AND FUNCTION
实验五：数字锁相环与位同步
实验五：数字锁相环与位同步一、实验目的1. 掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。
2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。
3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1. 观察数字环的失锁状态、锁定状态。
2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。
3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、基本原理可用窄带带通滤波器，锁相环来提取位同步信号。
实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。
实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。
本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。
用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。
位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。
其内部仅使用+5V电压。
位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。
下面介绍位同步器的工作原理。
数字锁相环是一个单片机系统，主要器件是单片机89C51及可编程计数器8254。
环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。
它们分别工作在M0、M1、M2三种工作模式。
M0为计数中断方式，M1为单稳方式，M2为分频方式。
除地址线、数据线外，每个8254芯片还有时钟输入端C 、门控信号输入端G 和输出端O 。
数字鉴相器电原理图及波形图如图5-3（a ）、图5-3（b ）所示。
输出信号宽度正比于信号ui 及uo 上升沿之间的相位差，最大值为ui 的码元宽度。
实验十四 VCO锁相环电路实验
实验十四 VCO锁相环电路实验【实验内容】1.基本锁相环实验2.同步带与捕捉带的带宽测量实验3.锁相式数字频率合成器实验【实验目的】1.掌握VCO压控振荡器的基本工作原理，加深对基本锁相环工作原理的理解。
2.熟悉锁相式数字频率合成器的电路组成与工作原理。
【实验环境】1.分组实验：两人一组或者单人2.设备：实验箱一台、示波器【实验原理】本单元可做基本锁相环和锁相式数字频率合成器两个实验。
总体框图如图1，电路原理如图2：1图1 总体框图1、4046锁相环芯片介绍4046锁相环的功能框图如图8-3所示。
外引线排列管脚功能简要介绍：第1引脚（PD03）:相位比较器2输出的相位差信号，为上升沿控制逻辑。
第2引脚（PD01）:相位比较器1输出的相位差信号，它采用异或门结构，即鉴相特性PD01=PD I1 PD I2第3引脚（PD I2）:相位比较器输入信号，通常PD为来自VCO的参考信号。
第4引脚（VCO0）:压控振荡器的输出信号。
第5引脚（INH）:控制信号输入，若INH为低电平，则允许V工作和源极跟随器输出：若INH为高电平，则相反，电路将处于功耗状态。
第6引脚（CI）:与第7引脚之间接一电容，以控制VCO的振荡频率。
第7引脚（CI）:与第6引脚之间接一电容，以控制VCO的振荡频率。
第8引脚（GND）:接地。
第9引脚（VCO I）:压控振荡器的输入信号。
第10引脚（SF0）：源极跟随器输出。
第11引脚（R1）：外接电阻至地，分别控制VCO的最高和最低振荡频率。
第12引脚（R2）：外接电阻至地，分别控制VCO的最高和最低振荡频率。
第13引脚（PD02）：相位比较器输出的三态相位差信号，它采用PD I1、PD I2上升沿控制逻辑。
第14引脚（PD I1）:相位比较器输入信号，PD I1输入允许将0.1V左右的小信号或方波信号在内部放大并再经过整形电路后，输出至相位比较器。
第15引脚（V I）：内部独立的齐纳稳压二极管负极，其稳压值V≈5～8V，若与TTL电路匹配时，可以用来作为辅助电源用。
锁相环的初步研究及应用
电子实验二、锁相环的初步研究及应用一、实验目的１．认识并正确应用锁相环MCI4046B。
２．初步掌握锁相式数字频率合成技术。
３．掌握派冲吞食技术频率合成器的工作原理。
二、实验原理锁相环：基本锁相环电路由相位比较器、压控振荡器与低通滤波器联成的闭环频率反馈系统。
MCI4046B包含前二个单元，使用时应外接低通滤波器（阻、容元件），从而形成完整的锁相环。
其原理图如下：施加于相位比较器有二个信号：加于PHⅠ端的输入信号V1(t)，经压控振荡器输出信号V0(t)。
相位比较器输出信号为V e(t)，正比于V1(t)和V0(t)的相位差，V e(t)经低通滤波器后得到一个平均电压V d(t)，这个电压控制压控振荡器(VCO)的频率变化，使输入与输出信号的频率之差不断减小，直到这个差值为０，这时称之为锁定。
当锁相环锁定时，能使输出信号频率跟随输入信号频率变化。
锁定范围以f L表示,而锁相环能“捕捉”的输入信号频率称为捕捉范围，以f c表示。
锁相环在相位锁定的状况下，输入信号频率f1变化时，VCO输出频率f co 也跟着变化，并且严格保持一致，即f co＝f1，这就是锁相环的环路跟踪。
压控振荡器的压控特性如图所示。
压控振荡器的控制电压从０向V DD变化时，振荡频率由f min向f max变化，电源电压V DD高，中心频率f0与最高振荡频率f max高。
电源电压一定时，中心频率f0、最高振荡频率f max、最低振荡频率f min的高低与振荡器外接振荡元件R1、R2、C1取值大小有关。
三、实验仪器MCI4046B锁相环、MCI4526B、MC14522B、MC14027B ４位二进制１/N计数器。
四、实验内容1.对MCI4046进行VOC压控特性的测量。
a.测量方法：按图１连接电阻电容调节电位器Ｒ，使VOC输入电压从０～V CC由小到大变化，测量输出频率f。
V CC最大值为5V。
b.作出f～VCIN曲线并分析之。
测量数据作出其图形：在上图中，可以看出琐相环的压控特性曲线，随着电压的增大琐相环的频率也随之增大。
第一部分 锁相环实验
返回
锁定检测信号观测
实验步骤：
将KP01设置在2_3位置，用函数信号发生器产生 一个256KHz的TTL信号送入J007，观测锁定检测点 TPP07的波形。调整函数信号发生器输出频率使环路 失锁和锁定，记录TPP07点的波形变化。
返回
同步带测量
实验步骤
1.用函数信号发生器产生一个256KHz的TTL信号送入 J007。测量J007、TPP04的相位关系，用J007同 步；正常时环路锁定，该两信号应为同步。 2. 缓慢增加函数信号发生器输出频率，直至J007、 TPP04两点波形失步，记录下失步前的频率。 3.调整函数信号发生器频率为256KHz，使环路锁定。 缓慢降低函数信号发生器输出频率，直至 J007\TPP04两点波形失步，记录下失步前的频 率。 4. 计算同步带。 返回
跳 线 器
TPP02 UP03A
放 大 器
TPP03 UP04 分频器
64KHz UP01
在记数状态（频率计）参见 右图模拟锁相环模块的框图 测量各频率。记录测量结果 计算分频比。
UP03B 带通 滤波器 f0=256KHz 64KHz TPP05
HDB3 TEST
÷4
环路 滤波器 UP02 分频器
返回
÷8
VCO
512KHz 图 2.1.1 模拟锁相环组成框图
TPP04
TPP07
TPP06
返回
环路锁定过程观测
实验步骤：
用函数信号发生器从J007送入一256KHz的TTL 方波信号。观测TPP03、TPP05的相位关系，并用 TPP03同步；反复断开和接入测试信号，让锁相环进 行重新锁定状态。此时，观察它们的变化过程（锁相 过程）。
2.数字锁相环的相位抖动特性 测量 3.数字锁相环锁定频率测量和 分频比计算 4.数字锁相环锁定过程观测 5.数字锁相环同步带测量 6.数字锁相环捕捉带测量 7.调整信号脉冲观测
全数字锁相环2
全数字锁相环25 全数字锁相环FPGA实现的总结在本设计中的⼀阶全数字锁相环使⽤Mentor公司的ModelSim6.0软件进⾏设计的功能仿真以及Altera公司的QuartusII7.2软件时序仿真并且进⾏设计综合，并采⽤Altera的cyclone系列的EP1C6Q240C8 FPGA器件实现。
实验测试结果表明：本设计中DPLL时钟可达到10MHz，性能较⾼；⽽使⽤了256逻辑单元，占⽤资源很少。
下⾯给出详细描述全数字锁相环的⼯作过程。
(1)当环路失锁时，异或门鉴相器⽐较输⼊信号(fin)和输出信号(fout)之间的相位差异，并产⽣K变模可逆计数器的计数⽅向控制信号(dnup)；(2) K变模可逆计数器根据计数⽅向控制信号(dnup)调整计数值，dnup为⾼进⾏减计数，并当计数值到达0时，输出借位脉冲信号(borrow)；为低进⾏加计数，并当计数值达到预设的K模值时，输出进位脉冲信号(carryo)；(3)脉冲加减电路则根据进位脉冲信号(carryo)和借位脉冲信号(borrow)在电路输出信号(idout)中进⾏脉冲的增加和扣除操作，来调整输出信号的频率；(4)重复上⾯的调整过程，当环路进⼊锁定状态时，异或门鉴相器的输出se为⼀占空⽐50%的⽅波，⽽K变模可逆计数器则周期性地产⽣进位脉冲输出carryo和借位脉冲输出borrow，导致脉冲加减电路的输出idout周期性的加⼊和扣除半个脉冲。
本次设计中开始遇到了很多困难，开始通过多⽅⾯查找资料并了解全数字锁相环的原理及⽅案，锁相环⼀般都是模拟的居多，关于数字的资料⽐较少，所以查阅资料花了⼤量时间；在确定全数字锁相环设计原理后，开始学习硬件描述语⾔verilog HDL，学习FPGA器件的使⽤，学习Mentor公司的ModelSim6.0软件来作功能仿真以及⽤Altera公司的QuartusII7.2软件进⾏时序仿真以及下载配置的等问题。
附录1.数字锁相环的顶层模块module pll_top (fin,fout,se,clk,reset,enable,Kmode,fin_dac,fout_dac);input fin,clk; //clk时钟100ns(10MHZ）input reset,enable; //reset⾼电平复位，enable⾼电平有效input [2:0]Kmode; //滤波计数器的计数模值设定output fout; //fout是锁频锁相输出output [7:0]fin_dac,fout_dac;//fin_dac,fout_dac分别是两个输⼊输出信号经过数模dac的输出output se;wire idout,reset,ca,bo;wire [14:0]N;xormy u1(.a(fin),.b(fout),.y(se));Kcounter u2(.Kclock(clk),.reset(reset),.dnup(se),.enable(enable),.Kmode(Kmode),.carryo(ca),.borrow(bo)); IDCounter u3(.IDclock(clk),.reset(reset),.inc(ca),.dec(bo),.IDout(idout));counter_N u4(.clk(clk), .fin(fin), .reset(reset), .count_N(N));div_N u5(.clkin(idout),.n(N),.reset(reset),.clkout(fout));dac u6(.clk(fin),.dout(fin_dac),.dd());dac u7(.clk(fout),.dout(fout_dac),.dd());endmodule2.异或门鉴相器模块module xormy(a,b,y);//异或门鉴相器input a,b;output y;reg y;always @(a or b)beginy=a^b;endendmodule3.K模计数器模块module KCounter(Kclock,reset,dnup,enable,Kmode,carryo,borrow);input dnup; //鉴相器输出的加减控制信号input enable; //可逆计数器计数允许信号，⾼电平有效input [2:0]Kmode; //计数器模值设置信号output carryo; //进位脉冲输出信号output borrow; //借位脉冲输出信号wire carryo,borrow;reg [8:0]Count; //可逆计数器reg [8:0]Ktop; //预设模值寄存器//根据计数器模值设置信号Kmode来设置预设模值寄存器的值always @(Kmode)begincase(Kmode)3'b001:Ktop<=7;3'b010:Ktop<=15;3'b011:Ktop<=31;3'b100:Ktop<=63;3'b101:Ktop<=127;3'b110:Ktop<=255;3'b111:Ktop<=511;default:Ktop<=15;endcaseend//根据鉴相器输出的加减控制信号dnup进⾏可逆计数器的加减运算always @(posedge Kclock or posedge reset)beginif(reset)Count<=0;else if(enable)beginif(!dnup)beginif(Count==Ktop)Count<=0;elsebeginif(Count==0)Count<=Ktop;elseCount<=Count-1;endendend//输出进位脉冲carry和借位脉冲borrowassign carryo=enable&(!dnup)&(Count==Ktop);assign borrow=enable&dnup&(Count==0);endmodule4.脉冲增减模块module IDCounter (IDclock,reset,inc,dec,IDout);//脉冲增减模块input IDclock,reset,inc,dec;output IDout;reg IDout;reg inc_new,dec_new,inc_pulse,dec_pulse;reg delayed,advanced,Tff;always @(posedge IDclock)beginif(!inc)begininc_new<=1;inc_pulse<=0;endelse if (inc_pulse)begininc_new<=0;inc_pulse<=0;inc_pulse<=1;inc_new<=0;endelsebegininc_pulse<=0;inc_new<=0;endendalways @(posedge IDclock) beginif(!dec)begindec_new<=1;dec_pulse<=0;endelse if (dec_pulse)begindec_new<=0;dec_pulse<=0;endelse if (dec&&dec_new) begindec_pulse<=1; dec_new<=0;endelsebegindec_pulse<=0;dec_new<=0;endendbegin Tff<=0; delayed<=1;advanced<=1; end elsebeginif (inc_pulse)begin advanced<=1;Tff<=!Tff; endelse if(dec_pulse)begin delayed<=1; Tff<=!Tff; endelse if (Tff==0)beginif(!advanced)Tff<=!Tff;else if(advanced)begin Tff<=Tff; advanced<=0; endendelsebeginif (!delayed)Tff<=!Tff;else if(delayed)begin Tff<=Tff;delayed<=0; endendendendalways @(IDclock or Tff)beginif (Tff)IDout=0;elsebeginif(IDclock)IDout=0;elseendendmodule5.N分频参数控制模块module counter_N (clk, fin, reset, count_N);//利⽤clk对fin脉冲的测量并给出N值 input clk, fin, reset;output [14:0] count_N;reg [14:0] count_N;reg [15:0] cnt;reg cnt_en;reg load;wire cnt_clr;always @ (posedge fin )//fin上升沿到的时候，产⽣各种标志以便后⾯控制beginif (reset)begincnt_en=0;load=1;endelsebegincnt_en=~cnt_en;load=~cnt_en;endendassign cnt_clr=~(~fin & load);always @(posedge clk or negedge cnt_clr)beginif (!cnt_clr)cnt=0;else if (cnt_en)cnt=0;elsecnt=cnt+1;endendalways @ (posedge load)begincount_N=cnt/2; //这⾥取fin周期的⼀半endendmodule6.N分频器模块module div_N (clkin,n,reset,clkout); //N分频模块 input clkin,reset;input [14:0] n;output clkout;reg clkout;integer count;always@(posedge clkin)if(reset)beginclkout=0;count=0;endelsebeginif(count>=(n/2)-1)begin clkout<=~clkout;count<=0;endelsecount<=count+1;endendmoduleoutput[7:0] dout;output[7:0] dd;reg [7:0] dout;reg [7:0] dd;reg [7:0] d;reg [5:0] q;always @(posedge clk)beginif (q<63 ) q<=q+1; else q<=0; endalways@( q )begincase(q)00: d<=255; 01: d<=254; 02: d<=252; 03: d<=249; 04: d<=245; 05: d<=239; 06: d<=233; 07: d<=225; 08: d<=217; 09: d<=207; 10: d<=197; 11: d<=186; 12: d<=174; 13: d<=162; 14: d<=150; 15: d<=137; 16: d<=124; 17: d<=112; 18: d<=99; 19: d<=87; 20: d<=75; 21: d<=64; 22: d<=53; 23: d<=43;24: d<=34; 25: d<=26; 26: d<=19; 27: d<=13;28: d<=8; 29: d<=4; 30: d<=1; 31: d<=0;32: d<=0; 33: d<=1; 34: d<=4; 35: d<=8;36: d<=13; 37: d<=19; 38: d<=26; 39: d<=34;40: d<=43; 41: d<=53; 42: d<=64; 43: d<=75;44: d<=87; 45: d<=99; 46: d<=112; 47: d<=124; 48: d<=137; 49: d<=150; 50: d<=162; 51: d<=174; 52: d<=186; 53: d<=197; 54: d<=207; 55: d<=217; 56: d<=225; 57: d<=233; 58: d<=239; 59: d<=245; 60: d<=249; 61: d<=252; 62: d<=254; 63: d<=255; default : d<=0;endcasedd<=d;end。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验二 数字锁相环实验
一、实验原理和电路说明
在电信网中，同步是一个十分重要的概念。
同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。
同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。
锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。
B
C
A
H
G
F E
D
本地时钟14336KHz 外部测试64KHz
倍频
÷63 ÷64
÷65
÷28
÷4
延时10ns 采样1
采样2
UM01：FPGA
TPMZ03
TPMZ05
图2.2.1 数字锁相环的结构
TPMZ04
TPMZ02
÷8
TPMZ01
数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。
数字锁相环均在FPGA 内部实现，其工作过程如图2.2.2所示。
A ：14336KHz
B ：448KHz
C ：64KHz E ：16KHz F ：16KHz 000111011/631/641/651/64
D ：16KHz (G, H)
可变分频器分频数
T1时刻
T2时刻
T3时刻
T4时刻
图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征
在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E 、F 对D 信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。
数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。
在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。
在锁相环开始工作之前的T1时该，图2.2.2中D 点的时钟与输入参考时钟C 没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D 点信号前沿提前。
在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。
由于振荡器为惯性方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D 点信号前沿滞后。
这样，可变分频器不断在三种模式之间进行切换，其最终目的使D 点时钟信号的时钟沿在E 、F 时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。
在该模块中，各测试点定义如下：
1、 TPMZ01：本地经数字锁相环之后输出时钟（56KHz ）
2、 TPMZ02：本地经数字锁相环之后输出时钟（16KHz ）
3、 TPMZ03：外部输入时钟÷4分频后信号（16KHz ）
4、 TPMZ04：外部输入时钟÷4分频后延时信号（16KHz ）
5、 TPMZ05：数字锁相环调整信号
注：以上测试点通过JM05测试头引出，测量时请在测试引出板上进行。
JM05的排列如下图所示：
TPMZ01□□TPMZ02
TPMZ03□□TPMZ04
TPMZ05□□TPMZ06
TPMZ07□□
地□□
二、实验仪器
1、Z H5001通信原理综合实验系统一台
2、20MHz双踪示波器一台
3、函数信号发生器一台
三、实验目的
1、了解数字锁相环的基本概念
2、熟悉数字锁相环与模拟锁相环的指标
3、掌握全数字锁相环的设计
四、实验内容
准备工作：将调制方式设在BPSK方式，用函数信号发生器产生一个64KHz的TTL方波信号送入数字数字信号测试端口J007（实验箱左端）。
1.锁定状态测量
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；在理论上，环路锁定时该两信号应为上升沿对齐。
2.数字锁相环的相位抖动特性测量
数字锁相环在锁定时，输出信号存在相位抖动是数字锁相环的固有特征。
测量时，以TPMZ03为示波器的同步信号，用示波器测量TPMZ02，仔细调整示波器时基，使示波器刚好容纳TPMZ02的一个半周期，观察其上升沿。
可以观察到其上升较粗（抖动），其宽度与TPMZ02周期的比值的一半即为数字锁相环的时钟抖动。
3.锁定频率测量和分频比计算
将函数信号发生器设置在记数状态（频率计）。
参见数字锁相环的结构如图2.2.1数字锁相环的结构，测量各点频率。
记录测量结果，计算分频比。
4.锁定过程观测
（1）用示波器同时观测TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；复位通信原理综合实验系统，则FPGA进行初始化，数字锁相环进行重锁状态。
此
时，观察它们的变化过程（锁相过程）。
（2）用示波器测量TPMZ05波形，复位通信原理综合实验系统，观察调整的变化过程。
5.同步带测量
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J007。
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；正常
时环路锁定，该两信号应为上升沿对齐。
（2）缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
（3）调整函数信号发生器频率，使环路锁定。
缓慢降低函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
（4）计算同步带。
6.捕捉带测量
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J0007。
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；在理
论上，环路锁定时该两信号应为上升沿对齐。
（2）增加函数信号发生器输出频率，使TPMZ03、TPMZ02两点波形失步；然后缓慢降低函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形同步。
记录下
同步一刻的频率。
（3）降低函数信号发生器输出频率，使TPMZ03、TPMZ02两点波形失步；然后缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形同步。
记录下
同步一刻的频率。
（4）计算捕捉带。
7.调整信号脉冲观测
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字数字信号测试端口J0007。
用示波器观测数字锁相环调整信号TPMZ05处波形。
（2）增加或降低函数信号发生器输出频率，观测TPMZ05处波形的变化规律。
五、实验报告
1、画出数字锁相环的锁定过程。
2、画出各测量点的波形。
3、分析总结数字锁相环与模拟锁相环同步带和捕捉带的大致关系。