ISA总线时序 非常不错的资料
AS-i 总线技术及其应用
护区间的信号传送.在过压模块激活时,会产生接地
错误和短暂的通信干扰.
在严重过载的情况下(超过了模块的限值),模块
会通过将 AS-i 电缆永久性的开路来保护整个区域,此
时模块自身也将损坏.
5 地址写入和监测维修模块
① 地址写入工具
86
《自动化仪表》第 26 卷第 7 期 2005 年 7 月
"AS-i 总线技术及其应用"讲座
第 10 讲 AS-i 总线辅助单元
王俊杰
AS-i 可被看作一个在它的应用领域中具有可以支
持用户各种网络连接的外围设备元件的系统.下面将
介绍一些虽然不是网络的重要元件,但却是有用的单
元:电源单元,中继器,地址写入单元,接地故障监视
器,过压保护器和监视器等.
允许在无特定的数据协议的情况下进行全双工操作,
也可以通过光学数据联接器进行扩展.
② 中继器
在网络中,如果要进行超越长度允许范围的扩展,
则需要采用中继器.中继器可以满足 AS-i 两方面的
要求,一方面对主机,中继器应该像从机一样,对从机,
则应该象主机一样.在这种方式下,中继器对所有在
线设备都是透明的.
的)来自被叫从机的下一条信息.进行转换的开关时
间由中继器充当的不同侧面来决定.在"从机一侧",
开关时间等于三个位间隔的最大值,这就是指在同步
从机开始回应主机的请求之前的最小主机暂停时间
(在此之前到达的回应与系统不符合).在"主机侧",
从机暂停时间(在从机回应之后)规定为一位的间隔时
PCI总线和ISA总线有什么区别？
PCI总线和ISA总线有什么区别？PCI，现在几乎看不到ISA了。
PCI总线是高速同步总线，具有32bit总线宽度，工作频率是33MHz，最大传输率为132Mbyte/s，远远大于ISA总线5Mbyte/s 的速率。
主板有两种扩展槽，黑色的为ISA，白色的短槽为PCI，PCI是现在比较先进的一种。
分别插入ISA卡和pci卡。
1、ISA总线ISA总线接口由于I/O速度较慢，随着上世纪90年代初PCI总线技术的出现，很快被淘汰了。
目前在市面上基本上看不到有ISA总线类型的网卡。
不过近期出现一种复古现象，就是在一些品牌的最新的i865系列芯片组主板中居然又提供了几条ISA插槽，真是令人费解！最普通的总线是ISA总线，即工业标准结构总线。
16位ISA总线频率为8MHz左右。
它的应用范围很广，几乎所有的主板都保留了ISA总线的扩展槽。
2、PCI总线PCI是Intel公司开发的一套局部总线系统，它支持32位或64位的总线宽度，频率通常是33MHz。
目前最快的PCI2.0总线速度是66MHz。
PCI总线允许十个接插件，同时它还支持即插即用。
是目前最主流的一种接口类型。
因为它的I/O速度远比ISA总线型的卡快（ISA最高仅为33MB/s，而目前的PCI 2.2标准32位的PCI接口数据传输速度最高可达133MB/s），所以在这种总线技术出现后很快就替代了原来老式的ISA总线。
PCI是Intel公司开发的一套局部总线系统，它支持32位或64位的总线宽度，频率通常是33MHz。
目前最快的PCI2.0总线速度是86MHz。
目前主流的PCI规范有PCI2.0、PCI2.1和PCI2.2三种，PC机上用的32位PCI网卡，三种接口规范的卡外观基本上差不多（主板上的PCI插槽也一样）。
服务器上用的64位PCI网卡外观就与32位的有较大差别，主要体现在金手指的长度较长。
ISA总线
ISA总线ISA总线（或称工业标准结构总线）在与IBM兼容的PC系统刚起步时就已出现了（约1982年）。
实际上，任何早期PC中的功能卡均可插入最先进的基于Pentium4的计算机中，并且发挥作用。
这是因为在所有这些计算机都有ISA总线接口，从而与早期的PC仍然兼容。
ISA总线最近在家用计算机中已几乎不用了，但仍用于许多工业应用，且越来越受到限制。
ISA总线已经不同于它的早期版本。
ISA总线已从最初的8位标准总线发展为在大多数系统中广泛应用的16位标准总线。
在发展过程中甚至出现过一种称为EISA（扩展ISA）总线的32位标准总线，但已基本消失。
在一些比较老的主板上仍保留有ISA插槽，既可以插入8位ISA卡，又可以插入16位ISA卡。
32位的印制电路板则经常是PCI卡。
8位ISA总线接口引脚信号名称输入输出引脚信号名称输入输出A1I/OCHCK I B1GNDA2D7I/O B2RESET IA3D6I/O B3+5V IA4D5I/O B4IRQ2OA5D4I/O B5-5V IA6D3I/O B6DRQ2OA7D2I/O B7-12V IA8D1I/O B8NOWS OA9D0I/O B9+12V IA10IOCHRAY I/O B10GNDA11AEN I/O B11/SMEMW I/OA12A19I/O B12/SMEMR I/OA13A18I/O B13/IOW I/OA14A17I/O B14/IOR I/OA15A16I/O B15/DACK3IA16A15I/O B16DRQ3OA17A14I/O B17/DACK1IA18A13I/O B18DRQ1OA19A12I/O B19/REFRESH I/OA20A11I/O B20CLK IA21A10I/O B21IRQ7OA22A9I/O B22IRQ6OA23A8I/O B23IRQ5OA24A7I/O B24IRQ4OA25A6I/O B25IRQ3OA26A5I/O B26/DACK2IA27A4I/O B27T/C I/OA28A3I/O B28BALE IA29A2I/O B29+5V IA30A1I/O B30OSC IA31A0I/O B31GND1、下面对引脚信号做一些简要说明：D7～D0：8位数据线，双向，三态。
ISA总线功能卡
ISA总线多功能卡A-812PG产品规格•输入阻抗: 10,000M Ohm // 6p F•12位A/D转换•12位D/A转换•16单端输入•62.5 k/s采样速率•2个12位模拟量输出通道•模拟输出量程：0~5V,0~10V•软件可编程增益：A-812PG：1,2,4,8,16•中断处理A/D 触发方式：软件触发，步进触发，外触发，事件触发。
•A/D数据传输方式：查询，中断，DMA•16 路数字输入和16路数字输出A-812PG是用于PC机的12位多功能模拟量、数字量I/O卡。
A-812PG提供16个单端输入通道和2个12位的模拟输出通道。
此外A-812PG还有16个数字输入、16个数字输出通道，一个计时/计数器通道。
A-812PG可提供的增益为1,2,4,8,16。
它的最大采样速率为65K。
DMA 运行可跳线选择级别1或3。
中断可跳线选择3到15。
A-812PG 62.5KS/s 12位模拟量& 开关量 I/O 板A-821PGH/A-821PGL产品规格•12位A/D转换器•16个单端输入通道，8个差分输入•45 k/s采样速率•一个12位的模拟输出通道•可编程A/D 增益：A-821PGH：1,10,100,1000A-821PGL：1,2,4,8•中断处理•A/D 触发方式：软件触发，步进触发•A/D 数据传输方式：查询，中断•16 个数字输入和16个数字输出通道•37针D型连接器A-821PGH/L是用于PC机的12位多功能模拟量和数字量I/O卡。
A-821PGH/L提供16个单端或8个差分模拟输入，还有1个12位分辨率的模拟输出通道。
另外A-821PGH/PGL有16个数字输入、16个数字输出和一个计时/计数器通道。
A-821PGH 提供的增益为1、10、100、1000；而A-821PGL提供的增益为1、2、4、8。
最大采样速率为45KS/s。
中断为3和5可编程。
A-821PGH 12位高增益多功能卡A-821PGH/S A-821PGH带DB-8255端子板A-821PGL12位低增益多功能卡A-821PGL/NDA A-821PGL无D/A转换A-821PGL/S A-821PGL带DB-8255端子板A-826PG产品规格•16位A/D转换器•16路单端或8路差动模拟量输入通道•100 kS/s采样率•2路12位模拟量输出通道•可编程的A/D增益：1,2,4,8•A/D触发模式：软件触发，Pacer Trigger，外部触发，事件触发•A/D数据传输方式：查询，中断，DMA•16路数字量输入和16路数字量输出通道•37针D型连接器A-826PG是PC/A T总线16位分辨率模拟量和数字量输入输出多功能卡。
isa总线
同济大学计算机系 熊齐邦 2006年春
1
回顾： 总线根据所在位置分类
计算机系统
同一微计算机系 统中插板之间互 连。 高速、一般是位 并行地传送数据， 但不是太频繁。 系 统级
同一印刷电路板上 元件之间互连。 频繁、高速地传送 小规模的数据。
处理器板
CPU芯片 系统总线 接口 元 件 级 总 线 存储器芯片 I/O接口芯片
6
A0-A19
8-Bit ISA Bus Output Interface (1/3)
•4 8-bit latches interfaced using an ISA interface for 32 bit parallel data.
7
8-Bit ISA Bus Output Interface (2/3)
21
PCI Bus Lines - Optional
Interrupt Cache support 64-bit Bus Extension
Additional 32 lines Time multiplexed 2 lines to enable devices to agree to use 64bit transfer: *REQ64, *ACK64
10
16-Bit ISA BUS
Back of Computer 16-bit Connector
•Although 8
additional
•16-bit ISA bus has an additional connector attached behind the 8-bit connector.
It is rarely used -- mainly as a disk controller or video graphics adapter.
ISA(PC104)总线信号时序简介
ISA(PC/104) 总线信号时序简介SBS Science & Technology Co., Ltd.APPN-002ISA(PC/104)总线信号时序简介目录1.0 ISA概况 2.0 ISA文献2.1 ISA规范 2.2 ISA书籍3.0 ISA结构形式 4.0 PC/104结构形式 5.0 ISA信号描述 6.0 ISA时序图 7.0 ISA信号用法 8.0 ISA连接器引脚 9.0 PC/104总线连接引脚盛博科技1APPN-002ISA(PC/104)总线信号时序简介1.0 ISA 概况ISA总线 即工业标准结构 Industry Standard Architecture 十世纪八十年代早期IBM在佛罗里达州Boca Raton研发实验室 出的个人电脑 其中包括了8位ISA总线 1984年 最早起源于二 IBM于1981年推IBM推出了PC-AT 这是第一个全面实现16位结构的ISA总线 IBM最初命名的 AT总线 首先被记录于IBM出版的 The PC-AT TechnicalReference 上 此书包括了图表和BIOS清单 这样类似于康柏的其它公司很容易 就生产出了IBM兼容的产品 由于IBM将 AT总线”作为一项商标进行保护 其它生产兼容IBM产品的公司就不能使用 AT总线 这个名称 结果 人们在行业 中创造了 ISA 并将其作为这种总线的新名称 这个名称最后被包括IBM在内的所有公司采用 尽管 The PC-AT Technical Reference 包含了详细的图表和BIOS清单 但其 因未包含严格的时序 规范及其它必要条件而未成为一个很好的总线规范 结果 对ISA各种各样的实现造成了一些产品之间的兼容性问题 的问题 迄今为止 渐渐形成了许多ISA总线规范 但是不幸的是 为了减轻因兼容造成 这些规范也不尽相同没有产生出一个完全统一的ISA总线规范2.0 ISA 文献2.1 ISA 规范有关ISA总线规范的文档有如下几篇 EISA Specification, Version 3.12――这篇文档包括ISA总线规范 并规定了 扩展工业标准结构 定义了ISA总线上32位扩展 IEEE Draft Standard P996 这篇文档描写了标准PC类系统的机械和电 子规范 通过/.付费可以向IEEE订购 PS/2 Technical Reference 这篇来自IBM的文档内容包括在一些IBM计 算机PS/2线上使用ISA总线的信号定义和时序图2.2 ISA书籍两本对ISA总线进行了详细描述的书是 ISA & EISA Theory and Operation, by Edward Solari. (Annabooks) (ISBN 0-929392-15-9) ISA System Architecture, by Don Anderson and Tom Shanley. (MindShare) (ISBN 0-201-40996-8)盛博科技2APPN-002ISA(PC/104)总线信号时序简介3.0 ISA结构形式8 位卡:(At the card)(At the computer)16 位卡:(At the card)(At the computer)盛博科技3APPN-002ISA(PC/104)总线信号时序简介4.0 PC/104结构形式与ISA板不同 义相同PC/104 8位/16位总线模块具有同样尺寸 全为地 Gnd与ISA板总线信号定但多A32/B32;C0/D0;C19/D19引脚盛博科技4APPN-002ISA(PC/104)总线信号时序简介5.0 ISA 信号描述SA19-SA0System Address 地址位19:0用于对系统中内存和I/O设备的寻址 内存寻址时 使用SA19:SA0配合LA23:LA17 能寻址多达16兆的内存 低16位,可以用来定位64K的I/O地址 号在BALE为高时有效 持有效 SA19是最高位 I/O寻址中 只使用 地址信SA0为最低位而由BALE的下降沿锁定通过读或写命令使信号保 但也可以由ISA这些信号通常由系统微处理器或DMA控制器驱动扩展板的Bus Master 来取得ISA总线的控制权LA23-LA17Unlatched Address 23:17位是系统中内存地址 址多达16兆的内存 它们和SA19:SA0可以共同寻 由于它们是非锁存的 当BALE为高时这些信号才有效故在整个总线周期中它们并不总是保持有效状态 用BALE下降沿锁存这些信 号的译码AENAddress Enable 用于DMA传送过程中关闭总线系统微处理器和其它设备的 传送通道 制 当AEN有效时 总线上的地址 数据和读写信号由DMA控制器控 以防止DMA周期中出现不正确ISA扩展板的片选译码应包含AEN信号的片选BALEBuffered Address Latch Enable 用来锁存LA23:LA17信号或者译码这些信号 BALE下降沿用于锁存LA23:LA17 在DMA周期中BALE被强制为高 此信号 与AEN并用时表明一个有效的微处理器或DMA地址CLKSystem Clock 是一个自行运转的时钟 它的频率一般在7MHz到10MHz之间 系统时钟在一些ISA板的应用中保证与 该频率值在ISA标准中并未严格定义 系统微处理器的同步工作盛博科技5APPN-002ISA(PC/104)总线信号时序简介SD15 - SD0System Data SD15:SD0是ISA总线上的数据总线 最低位 8位设备的数据传送通过SD7:SD0来完成 其中SD15是最高位 SD0是 SD15:SD0则用于传送16位设备的数据 当16位设备向8位设备传送数据时 需将16位信号转换成两个8位 周期通过SD7:SD0来进行传送-DACK0 to -DACK3 and -DACK5 to -DACK7DMA Acknowledge 0:3和5:7分别被用来确认DRQ0:DRQ3和DRQ5:DRQ7的 DMA请求DRQ0 to DRQ3 and DRQ5 to DRQ7DMA Requests 用于ISA板向DMA控制器提出服务请求 或者Bus Master设备 申请总线控制权的请求 多个DMA请求可能同时断定有效 发出请求的设备必须保持请求信号有效直到系统板发出相应的DACK信号-I/O CH CKI/O Channel Check I/O CH CK由ISA板生成进而引发非屏蔽中断 时表明发现了不可恢复的错误 当它有效I/O CH RDYI/O Channel Ready 允许较慢速ISA板通过插入等待状态 延长I/O或内存读写 周期 好 I/O CH RDY通常处于高 以插入等待状态 就绪 ISA板将I/O CH RDY拉低 未准备使用I/O CH RDY插入等待状态的设备需可以完成读写周期时 地址译码和读/写信号有效后立即使I/O CH RDY信号为低 当设备释 放 I/O CH RDY回高-IORI/O Read 线上 由总线控制设备驱动 并且指令所选的I/O设备将数据读到数据总-IOWI/O Write 由总线控制设备驱动 指令所选的I/O设备从数据总线上获取数据盛博科技6APPN-002ISA(PC/104)总线信号时序简介IRQ3 to IRQ7 and IRQ9 to IRQ12 and IRQ14 to IRQ15Interrupt Requests 向系统微处理器发出信号 提示来自ISA板的请求 当IRQ 线由低向高跳变时产生中断请求 请求必须一直保持为高直到CPU通过其中断 服务程序确认了这个请求 请求有不同的优先权 来自IRQ9:IRQ12 而来自IRQ3:IRQ 7IRQ14 :IRQ15的请求优先被处理 的请求较后处理 IRQ7优先级最低IRQ9优先级最高-SMEMRSystem Memory Read 指令一个所选定的Memory设备将数据送到数据总线 该信号仅在对1M以内的Memory空间读时才有效 SMEMR来源于MEMR及低 于1兆的存储译码-SMEMWSystem Memory Write 指令将当前数据总线上的数据写入一个所选定的 Memory设备 该信号仅在对1M以内的Memory空间写时才有效 SMEMR来源 于MEMR及低于1兆的存储译码-MEMRMemory Read 指令将一个所选定的Memory设备数据读出送到数据总线 它在 整个Memory存储读周期中都有效-MEMWMemory Write 指令将当前数据总线上的数据存储到一个所选定的Memory设 备中 它在整个Memory存储写周期中都有效-REFRESHMemory Refresh 该信号为低时表明正在进行内存刷新操作OSCOscillator 是一个时间段为70毫微秒的时钟(14.31818 MHz) 该信号与系统时 钟不同步盛博科技7APPN-002ISA(PC/104)总线信号时序简介RESET DRVReset Drive在电源开启或系统复位时来复位或初始化系统逻辑 高电平有效TCTerminal Count 在DMA通道操作中当计数完成时产生的终端计数信号-MASTERMaster 和DRQ线一起获得ISA板上ISA总线的控制权 后 权 设备将MASTER信号拉低 在此状态下 使得其获得系统地址 当接收到一个DACK 数据和控制线的控制 在读/设备将在驱动地址和数据线之前等待一个时钟周期写命令之前等待两个时钟周期-MEM CS16Memory Chip Select 16 ISA板将该信号拉低以指示这是一个16位的Memory读 写操作 它由LA23:LA17地址线译码来驱动-I/O CS16I/O Chip Select 16 I/O设备将该信号拉低以指示这是一个16位的Memory读写操 作 它由SA15:SA0地址线译码来驱动-0WSZero Wait State 由一个总线从设备驱动使其拉低 状态即可完成一个总线周期 由地址译码产生 说明不插入任何额外等待 -OWS 完成一个无需等待的16位Memory周期-SBHESystem Byte High Enable 该信号为低时表明数据在数据总线高位部分传送(D15 至 D8)盛博科技8APPN-002ISA(PC/104)总线信号时序简介6.0 ISA总线时序图8位 I/O 总线周期BALE SA(15:0) -SBHE -IOR/W SD(7:0) (READ) SD(7:0) (WRITE) I/OCHRDY ________ __| |_________________________________________ _ ______________________________________________ __ _><______________________________________________><__ ______________ _______ |______________________________| _____________ -------------------------------------<_____________>__________________________________ ----------------<__________________________________>__________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ |________________________|8 位 Memory 总线循环_____ ________| |______________________________________ _ ________________ ________________________________ LA(23:17) _><________________><________________________________ _______ ________________________________________ __ SA(19:0) _______><________________________________________><__ ______________ _______ -MEMR/W |______________________________| _____________ SD(7:0) -------------------------------------<_____________>(READ) __________________________________ SD(7:0) ----------------<__________________________________>(WRITE) __________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ I/OCHRDY |________________________| BALE盛博科技916位I/O总线周期________BALE ______________| |_____________________________ _____________ __________________________________ __ SA(15:0) _____________><__________________________________><__ _________________ ___ -IOCS16 |_______________________________|_____________________ ______ -IOR/W |________________________|__________________SD(15:0) -----------------------------<__________________>---- (READ)________________________SD(15:0) -----------------------<________________________>---- (WRITE)_______________________ _ _ _ _ _ _ _ _ _ _ ______I/OCHRDY |___________________|16位Memory总线周期1个或多个等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ ________________________________ _ SA(19:0) ________________><________________________________><_ _______ ______________________ -MEMCS16 |______________________|________________________ ______ -MEMR/W |_____________________|_______________SD(15:0) --------------------------------<_______________>---- (READ)_____________________SD(15:0) --------------------------<_____________________>---- (WRITE)__________________________ _ _ _ _ _ _ _ _ __________ I/OCHRDY |_______________|6位Memory总线周期0等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ _________________________ ________ SA(19:0) ________________><_________________________><________ _______ ______________________ -MEMCS16 |______________________|_________________________ ______________________ -0WS |____|________________________ ________________ -MEMR/W |___________|______SD(15:0) --------------------------------<______>------------- (READ)____________SD(15:0) --------------------------<____________>------------- (WRITE)DMA读______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -MEMR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -IOW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|DMA写______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -IOR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -MEMW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|Bus Master周期___________________________________DRQ(n) __| |______________ _______________ __________ -DACK(n) |__________________________|__________________ _______ -MASTER |__________________________|__________________ _______ AEN ________| |__________________________| |_ _____________________________________________________ BALE ________| |_ ________________________ ___________ ______________ SA(19:0) ________________________><___________><_______________ -SBHE________________________ ___________ ______________ LA(23:17) ________________________><___________><___________________________________________ _________________ -IOR,-IOW |_____|-MEMR,-MEMW_____SD(15:0) -------------------------------<_____>---------------内存刷新周期_______________ _______________ -REFRESH |_____________________|_________________ ____________ ____________________ SA(9:0) _________________><____________><____________________ ______________________ ________________ -SMEMR |_____________|_________________________ _ _ _ _ ___________________ I/OCHRDY |_______|7.0 ISA信号用法图例I/O = 输入/输出I = 输入O = 输出- = 不需要的信号I/O出现在括号里表明这个信号是可选信号下表是ISA系统板上典型的信号使用情况Signal Name System Board Usage Signal Name System BoardUsageAEN O-MEM CS16 I/O BALE O-MEMR I/O CLK O-MEMW I/O -DACK O OSC O DRQ I-REFRESH I/O -IO CS16 I RESET DRV O -I/O CH CK I SA I/O I/O CH RDY I/O SD I/O -IOR I/O-SBHE I/O -IOW I/O-SMEMR I/O IRQ I-SMEMW I/O LA I/O TC I/O -MASTER I-0WS I下表是ISA扩展板上典型的信号使用的情况Signal Name ISA BusMasterISA 16-bitMem SlaveISA 16-bitI/O SlaveISA 8-bitMem SlaveISA 8-bitI/O SlaveISA DMADeviceAEN --I-I-BALE -I-(I)--CLK (I)(I)(I)(I)(I)(I) -DACK I----I DRQ O----O -IO CS16 I-O----I/O CH CK(O)(O)(O)(O)(O)(O) I/O CH DY I(O)(O)(O)(O)--IOR O-I-I I -IOW O-I-I I IRQ (O)(O)(O)(O)(O)(O) LA(23:17) O I-(I)---MASTER O------MEM CS16 I0-----MEMR O I-(I)---MEMW O I-(I)--OSC (I)(I)(I)(I)(I)(I) -REFRESH (O)I-I--RESET DRV I I I I I I SA(16:0) O I I I I-SA(19:17) -(I)-(I)--SD(7:0) I/O I/O I/O I/O I/O I/O SD(15:8) I/O I/O I/O--(I/O) -SBHE O I I----SMEMR ---I---SMEMW ---I--TC -----(I) -0WS -(O)-(O)(O)-8.0 ISA 连接引脚Signal Name Pin Pin Signal Name Ground B1A1-I/O CH CK RESET DRV B2A2SD7+5 V dc B3A3SD6IRQ 9B4A4SD5-5 V dc B5A5SD4DRQ2B6A6SD3-12 V dc B7A7SD2-0WS B8A8SD1+12 V dc B9A9SD0Ground B10A10I/O CH RDY -SMEMW B11A11AEN-SMEMR B12A12SA19-IOW B13A13SA18-IOR B14A14SA17-DACK3B15A15SA16DRQ3B16A16SA15-DACK1B17A17SA14DRQ1B18A18SA13-REFRESH B19A19SA12 CLK B20A20SA11IRQ7B21A21SA10IRQ6B22A22SA9IRQ5B23A23SA8IRQ4B24A24SA7IRQ3B25A25SA6-DACK2B26A26SA5TC B27A27SA4BALE B28A28SA3+5 V dc B29A29SA2OSC B30A30SA1Ground B31A31SA0Key Signal Name Pin Pin Signal Name -MEM CS16D1C1-SBHE-IO CS16D2C2LA23IRQ10D3C3LA22IRQ11D4C4LA21IRQ12D5C5LA20IRQ15D6C6LA19IRQ14D7C7LA18-DACK0D8C8LA17DRQ0D9C9-MEMR -DACK5D10C10-MEMWDRQ5D11C11SD08-DACK6D12C12SD09DRQ6D13C13SD10-DACK7D14C14SD11DRQ7D15C15SD12+5 V dc D16C16SD13-MASTER D17C17SD14Ground D18C18SD159.0 PC/104总线引脚引脚信号名用途In/OutA1 -IOCHCK Bus NMI input INA2 SD7 Data Bit 7 I/OA3 SD6 Data Bit 6 I/OA4 SD5 Data Bit 5 I/OA5 SD4 Data Bit 4 I/OA6 SD3 Data Bit 3 I/OA7 SD2 Data Bit 2 I/OA8 SD1 Data Bit 1 I/OA9 SD0 Data Bit 0 I/OA10 IOCHRDY Processor Ready Ctrl INEnable I/O A11 AEN AddressA12 SA19 Address Bit 19 I/OA13 SA18 Address Bit 18 I/OA14 SA17 Address Bit 17 I/OA15 SA16 Address Bit 16 I/OA16 SA15 Address Bit 15 I/OA17 SA14 Address Bit 14 I/OA18 SA13 Address Bit 13 I/OA19 SA12 Address Bit 12 I/OA20 SA11 Address Bit 11 I/OA21 SA10 Address Bit 10 I/OA22 SA9 Address Bit 9 I/OA23 SA8 Address Bit 8 I/OA24 SA7 Address Bit 7 I/OA25 SA6 Address Bit 6 I/OA26 SA5 Address Bit 5 I/OA27 SA4 Address Bit 4 I/OA28 SA3 Address Bit 3 I/OA29 SA2 Address Bit 2 I/OA30 SA1 Address Bit 1 I/OA31 SA0 Address Bit 0 I/OA32 GND Ground N/APC/104总线接口P1A引脚信号名用途In/OutB1 GND Ground N/AReset OUT B2 RESET SystemPower N/A B3 +5V +5vB4 IRQ9 Int Request 9 INPower N/A B5 -5V -5vB6 DRQ2 DMA Request 2 INPower N/A B7 -12V -12vB8 ENDXFR Zero wait state INPower N/A B9 +12V +12vPin N/A B10 N/A KeyB11 -SMEMW Mem Wrt, Io 1M I/OB12 -SMEMR Mem Rd, Io 1M I/OWrite I/O B13 -IOW I/Oread I/O B14 -IOR I/OB15 -DACK3 DMA Ack 3 OUTB16 DRQ3 DMA request 3 INB17 -DACK1 DMA Ack 1 OUTB18 DRQ1 DMA request 1 INB19 -REFRESH MemoryRefresh I/OClock OUTB20 SYSCLK SysB21 IRQ7 Int Request 7 INB22 IRQ6 Int Request 6 INB23 IRQ5 Int Request 5 INB24 IRQ4 Int Request 4 INB25 IRQ3 Int Request 3 INB26 -DACK2 DMA Ack 2 OUTCount OUT B27 T/C TerminalB28 BALE Addrs Latch En OUTPower N/A B29 +5V +5vClk OUT B30 OSC 14.3MHzB31 GND Ground N/A B32 GND Ground N/APC/104总线接口P1B引脚信号名用途In/OutC0 GND Ground N/A C1 SBHE Bus High Enable I/OC2 LA23 Address bit 23 I/OC3 LA22 Address bit 22 I/OC4 LA21 Address bit 21 I/OC5 LA20 Address bit 20 I/OC6 LA19 Address bit 19 I/OC7 LA18 Address bit 18 I/OC8 LA17 Address bit 17 I/ORead I/O C9 -MEMR MemoryWrite I/OC10 -MEMW MemoryC11 SD8 Date Bit 8 I/OC12 SD9 Date Bit 9 I/OC13 SD10 Date Bit 10 I/OC14 SD11 Date Bit 11 I/OC15 SD12 Date Bit 12 I/OC16 SD13 Date Bit 13 I/OC17 SD14 Date Bit 14 I/OC18 SD15 Date Bit 15 I/OPin N/AC19 Key KeyPC/104总线接口P2C引脚信号名用途In/OutD0 GND Ground N/A D1 -MEMCS16 16-bit Mem Access IND2 -IOCS16 16-bit I/O Access IND3 IRQ10 Interrupt Request 10 IND4 IRQ11 Interrupt Request 11 IND5 **D6 IRQ15 Interrupt Request 15 IND7 IRQ14 Interrupt Request 14 IND8 -DACK0 DMA Acknowledge 0 OUTD9 DRQ0 DMA Request 0 IND10 -DACK5 DMA Acknowledge 5 OUTD11 DRQ5 DMA Request 5 IND12 -DACK6 DMA Acknowledge 6 OUTD13 DRQ6 DMA Request 6 IND14 -DACK7 DMA Acknowledge 7 OUTD15 DRQ7 DMA Request 7 INPower N/A D16 +5V +5VD17 -MASTER Bus Master Assert IND18 GND Ground N/A D19 GND Ground N/APC/104总线接口P2D。
ISA(PC104)总线信号时序简介
ISA(PC/104) 总线信号时序简介SBS Science & Technology Co., Ltd.APPN-002ISA(PC/104)总线信号时序简介目录1.0 ISA概况 2.0 ISA文献2.1 ISA规范 2.2 ISA书籍3.0 ISA结构形式 4.0 PC/104结构形式 5.0 ISA信号描述 6.0 ISA时序图 7.0 ISA信号用法 8.0 ISA连接器引脚 9.0 PC/104总线连接引脚盛博科技1APPN-002ISA(PC/104)总线信号时序简介1.0 ISA 概况ISA总线 即工业标准结构 Industry Standard Architecture 十世纪八十年代早期IBM在佛罗里达州Boca Raton研发实验室 出的个人电脑 其中包括了8位ISA总线 1984年 最早起源于二 IBM于1981年推IBM推出了PC-AT 这是第一个全面实现16位结构的ISA总线 IBM最初命名的 AT总线 首先被记录于IBM出版的 The PC-AT TechnicalReference 上 此书包括了图表和BIOS清单 这样类似于康柏的其它公司很容易 就生产出了IBM兼容的产品 由于IBM将 AT总线”作为一项商标进行保护 其它生产兼容IBM产品的公司就不能使用 AT总线 这个名称 结果 人们在行业 中创造了 ISA 并将其作为这种总线的新名称 这个名称最后被包括IBM在内的所有公司采用 尽管 The PC-AT Technical Reference 包含了详细的图表和BIOS清单 但其 因未包含严格的时序 规范及其它必要条件而未成为一个很好的总线规范 结果 对ISA各种各样的实现造成了一些产品之间的兼容性问题 的问题 迄今为止 渐渐形成了许多ISA总线规范 但是不幸的是 为了减轻因兼容造成 这些规范也不尽相同没有产生出一个完全统一的ISA总线规范2.0 ISA 文献2.1 ISA 规范有关ISA总线规范的文档有如下几篇 EISA Specification, Version 3.12――这篇文档包括ISA总线规范 并规定了 扩展工业标准结构 定义了ISA总线上32位扩展 IEEE Draft Standard P996 这篇文档描写了标准PC类系统的机械和电 子规范 通过/.付费可以向IEEE订购 PS/2 Technical Reference 这篇来自IBM的文档内容包括在一些IBM计 算机PS/2线上使用ISA总线的信号定义和时序图2.2 ISA书籍两本对ISA总线进行了详细描述的书是 ISA & EISA Theory and Operation, by Edward Solari. (Annabooks) (ISBN 0-929392-15-9) ISA System Architecture, by Don Anderson and Tom Shanley. (MindShare) (ISBN 0-201-40996-8)盛博科技2APPN-002ISA(PC/104)总线信号时序简介3.0 ISA结构形式8 位卡:(At the card)(At the computer)16 位卡:(At the card)(At the computer)盛博科技3APPN-002ISA(PC/104)总线信号时序简介4.0 PC/104结构形式与ISA板不同 义相同PC/104 8位/16位总线模块具有同样尺寸 全为地 Gnd与ISA板总线信号定但多A32/B32;C0/D0;C19/D19引脚盛博科技4APPN-002ISA(PC/104)总线信号时序简介5.0 ISA 信号描述SA19-SA0System Address 地址位19:0用于对系统中内存和I/O设备的寻址 内存寻址时 使用SA19:SA0配合LA23:LA17 能寻址多达16兆的内存 低16位,可以用来定位64K的I/O地址 号在BALE为高时有效 持有效 SA19是最高位 I/O寻址中 只使用 地址信SA0为最低位而由BALE的下降沿锁定通过读或写命令使信号保 但也可以由ISA这些信号通常由系统微处理器或DMA控制器驱动扩展板的Bus Master 来取得ISA总线的控制权LA23-LA17Unlatched Address 23:17位是系统中内存地址 址多达16兆的内存 它们和SA19:SA0可以共同寻 由于它们是非锁存的 当BALE为高时这些信号才有效故在整个总线周期中它们并不总是保持有效状态 用BALE下降沿锁存这些信 号的译码AENAddress Enable 用于DMA传送过程中关闭总线系统微处理器和其它设备的 传送通道 制 当AEN有效时 总线上的地址 数据和读写信号由DMA控制器控 以防止DMA周期中出现不正确ISA扩展板的片选译码应包含AEN信号的片选BALEBuffered Address Latch Enable 用来锁存LA23:LA17信号或者译码这些信号 BALE下降沿用于锁存LA23:LA17 在DMA周期中BALE被强制为高 此信号 与AEN并用时表明一个有效的微处理器或DMA地址CLKSystem Clock 是一个自行运转的时钟 它的频率一般在7MHz到10MHz之间 系统时钟在一些ISA板的应用中保证与 该频率值在ISA标准中并未严格定义 系统微处理器的同步工作盛博科技5APPN-002ISA(PC/104)总线信号时序简介SD15 - SD0System Data SD15:SD0是ISA总线上的数据总线 最低位 8位设备的数据传送通过SD7:SD0来完成 其中SD15是最高位 SD0是 SD15:SD0则用于传送16位设备的数据 当16位设备向8位设备传送数据时 需将16位信号转换成两个8位 周期通过SD7:SD0来进行传送-DACK0 to -DACK3 and -DACK5 to -DACK7DMA Acknowledge 0:3和5:7分别被用来确认DRQ0:DRQ3和DRQ5:DRQ7的 DMA请求DRQ0 to DRQ3 and DRQ5 to DRQ7DMA Requests 用于ISA板向DMA控制器提出服务请求 或者Bus Master设备 申请总线控制权的请求 多个DMA请求可能同时断定有效 发出请求的设备必须保持请求信号有效直到系统板发出相应的DACK信号-I/O CH CKI/O Channel Check I/O CH CK由ISA板生成进而引发非屏蔽中断 时表明发现了不可恢复的错误 当它有效I/O CH RDYI/O Channel Ready 允许较慢速ISA板通过插入等待状态 延长I/O或内存读写 周期 好 I/O CH RDY通常处于高 以插入等待状态 就绪 ISA板将I/O CH RDY拉低 未准备使用I/O CH RDY插入等待状态的设备需可以完成读写周期时 地址译码和读/写信号有效后立即使I/O CH RDY信号为低 当设备释 放 I/O CH RDY回高-IORI/O Read 线上 由总线控制设备驱动 并且指令所选的I/O设备将数据读到数据总-IOWI/O Write 由总线控制设备驱动 指令所选的I/O设备从数据总线上获取数据盛博科技6APPN-002ISA(PC/104)总线信号时序简介IRQ3 to IRQ7 and IRQ9 to IRQ12 and IRQ14 to IRQ15Interrupt Requests 向系统微处理器发出信号 提示来自ISA板的请求 当IRQ 线由低向高跳变时产生中断请求 请求必须一直保持为高直到CPU通过其中断 服务程序确认了这个请求 请求有不同的优先权 来自IRQ9:IRQ12 而来自IRQ3:IRQ 7IRQ14 :IRQ15的请求优先被处理 的请求较后处理 IRQ7优先级最低IRQ9优先级最高-SMEMRSystem Memory Read 指令一个所选定的Memory设备将数据送到数据总线 该信号仅在对1M以内的Memory空间读时才有效 SMEMR来源于MEMR及低 于1兆的存储译码-SMEMWSystem Memory Write 指令将当前数据总线上的数据写入一个所选定的 Memory设备 该信号仅在对1M以内的Memory空间写时才有效 SMEMR来源 于MEMR及低于1兆的存储译码-MEMRMemory Read 指令将一个所选定的Memory设备数据读出送到数据总线 它在 整个Memory存储读周期中都有效-MEMWMemory Write 指令将当前数据总线上的数据存储到一个所选定的Memory设 备中 它在整个Memory存储写周期中都有效-REFRESHMemory Refresh 该信号为低时表明正在进行内存刷新操作OSCOscillator 是一个时间段为70毫微秒的时钟(14.31818 MHz) 该信号与系统时 钟不同步盛博科技7APPN-002ISA(PC/104)总线信号时序简介RESET DRVReset Drive在电源开启或系统复位时来复位或初始化系统逻辑 高电平有效TCTerminal Count 在DMA通道操作中当计数完成时产生的终端计数信号-MASTERMaster 和DRQ线一起获得ISA板上ISA总线的控制权 后 权 设备将MASTER信号拉低 在此状态下 使得其获得系统地址 当接收到一个DACK 数据和控制线的控制 在读/设备将在驱动地址和数据线之前等待一个时钟周期写命令之前等待两个时钟周期-MEM CS16Memory Chip Select 16 ISA板将该信号拉低以指示这是一个16位的Memory读 写操作 它由LA23:LA17地址线译码来驱动-I/O CS16I/O Chip Select 16 I/O设备将该信号拉低以指示这是一个16位的Memory读写操 作 它由SA15:SA0地址线译码来驱动-0WSZero Wait State 由一个总线从设备驱动使其拉低 状态即可完成一个总线周期 由地址译码产生 说明不插入任何额外等待 -OWS 完成一个无需等待的16位Memory周期-SBHESystem Byte High Enable 该信号为低时表明数据在数据总线高位部分传送(D15 至 D8)盛博科技8APPN-002ISA(PC/104)总线信号时序简介6.0 ISA总线时序图8位 I/O 总线周期BALE SA(15:0) -SBHE -IOR/W SD(7:0) (READ) SD(7:0) (WRITE) I/OCHRDY ________ __| |_________________________________________ _ ______________________________________________ __ _><______________________________________________><__ ______________ _______ |______________________________| _____________ -------------------------------------<_____________>__________________________________ ----------------<__________________________________>__________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ |________________________|8 位 Memory 总线循环_____ ________| |______________________________________ _ ________________ ________________________________ LA(23:17) _><________________><________________________________ _______ ________________________________________ __ SA(19:0) _______><________________________________________><__ ______________ _______ -MEMR/W |______________________________| _____________ SD(7:0) -------------------------------------<_____________>(READ) __________________________________ SD(7:0) ----------------<__________________________________>(WRITE) __________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ I/OCHRDY |________________________| BALE盛博科技916位I/O总线周期________BALE ______________| |_____________________________ _____________ __________________________________ __ SA(15:0) _____________><__________________________________><__ _________________ ___ -IOCS16 |_______________________________|_____________________ ______ -IOR/W |________________________|__________________SD(15:0) -----------------------------<__________________>---- (READ)________________________SD(15:0) -----------------------<________________________>---- (WRITE)_______________________ _ _ _ _ _ _ _ _ _ _ ______I/OCHRDY |___________________|16位Memory总线周期1个或多个等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ ________________________________ _ SA(19:0) ________________><________________________________><_ _______ ______________________ -MEMCS16 |______________________|________________________ ______ -MEMR/W |_____________________|_______________SD(15:0) --------------------------------<_______________>---- (READ)_____________________SD(15:0) --------------------------<_____________________>---- (WRITE)__________________________ _ _ _ _ _ _ _ _ __________ I/OCHRDY |_______________|6位Memory总线周期0等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ _________________________ ________ SA(19:0) ________________><_________________________><________ _______ ______________________ -MEMCS16 |______________________|_________________________ ______________________ -0WS |____|________________________ ________________ -MEMR/W |___________|______SD(15:0) --------------------------------<______>------------- (READ)____________SD(15:0) --------------------------<____________>------------- (WRITE)DMA读______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -MEMR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -IOW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|DMA写______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -IOR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -MEMW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|Bus Master周期___________________________________DRQ(n) __| |______________ _______________ __________ -DACK(n) |__________________________|__________________ _______ -MASTER |__________________________|__________________ _______ AEN ________| |__________________________| |_ _____________________________________________________ BALE ________| |_ ________________________ ___________ ______________ SA(19:0) ________________________><___________><_______________ -SBHE________________________ ___________ ______________ LA(23:17) ________________________><___________><___________________________________________ _________________ -IOR,-IOW |_____|-MEMR,-MEMW_____SD(15:0) -------------------------------<_____>---------------内存刷新周期_______________ _______________ -REFRESH |_____________________|_________________ ____________ ____________________ SA(9:0) _________________><____________><____________________ ______________________ ________________ -SMEMR |_____________|_________________________ _ _ _ _ ___________________ I/OCHRDY |_______|7.0 ISA信号用法图例I/O = 输入/输出I = 输入O = 输出- = 不需要的信号I/O出现在括号里表明这个信号是可选信号下表是ISA系统板上典型的信号使用情况Signal Name System Board Usage Signal Name System BoardUsageAEN O-MEM CS16 I/O BALE O-MEMR I/O CLK O-MEMW I/O -DACK O OSC O DRQ I-REFRESH I/O -IO CS16 I RESET DRV O -I/O CH CK I SA I/O I/O CH RDY I/O SD I/O -IOR I/O-SBHE I/O -IOW I/O-SMEMR I/O IRQ I-SMEMW I/O LA I/O TC I/O -MASTER I-0WS I下表是ISA扩展板上典型的信号使用的情况Signal Name ISA BusMasterISA 16-bitMem SlaveISA 16-bitI/O SlaveISA 8-bitMem SlaveISA 8-bitI/O SlaveISA DMADeviceAEN --I-I-BALE -I-(I)--CLK (I)(I)(I)(I)(I)(I) -DACK I----I DRQ O----O -IO CS16 I-O----I/O CH CK(O)(O)(O)(O)(O)(O) I/O CH DY I(O)(O)(O)(O)--IOR O-I-I I -IOW O-I-I I IRQ (O)(O)(O)(O)(O)(O) LA(23:17) O I-(I)---MASTER O------MEM CS16 I0-----MEMR O I-(I)---MEMW O I-(I)--OSC (I)(I)(I)(I)(I)(I) -REFRESH (O)I-I--RESET DRV I I I I I I SA(16:0) O I I I I-SA(19:17) -(I)-(I)--SD(7:0) I/O I/O I/O I/O I/O I/O SD(15:8) I/O I/O I/O--(I/O) -SBHE O I I----SMEMR ---I---SMEMW ---I--TC -----(I) -0WS -(O)-(O)(O)-8.0 ISA 连接引脚Signal Name Pin Pin Signal Name Ground B1A1-I/O CH CK RESET DRV B2A2SD7+5 V dc B3A3SD6IRQ 9B4A4SD5-5 V dc B5A5SD4DRQ2B6A6SD3-12 V dc B7A7SD2-0WS B8A8SD1+12 V dc B9A9SD0Ground B10A10I/O CH RDY -SMEMW B11A11AEN-SMEMR B12A12SA19-IOW B13A13SA18-IOR B14A14SA17-DACK3B15A15SA16DRQ3B16A16SA15-DACK1B17A17SA14DRQ1B18A18SA13-REFRESH B19A19SA12 CLK B20A20SA11IRQ7B21A21SA10IRQ6B22A22SA9IRQ5B23A23SA8IRQ4B24A24SA7IRQ3B25A25SA6-DACK2B26A26SA5TC B27A27SA4BALE B28A28SA3+5 V dc B29A29SA2OSC B30A30SA1Ground B31A31SA0Key Signal Name Pin Pin Signal Name -MEM CS16D1C1-SBHE-IO CS16D2C2LA23IRQ10D3C3LA22IRQ11D4C4LA21IRQ12D5C5LA20IRQ15D6C6LA19IRQ14D7C7LA18-DACK0D8C8LA17DRQ0D9C9-MEMR -DACK5D10C10-MEMWDRQ5D11C11SD08-DACK6D12C12SD09DRQ6D13C13SD10-DACK7D14C14SD11DRQ7D15C15SD12+5 V dc D16C16SD13-MASTER D17C17SD14Ground D18C18SD159.0 PC/104总线引脚引脚信号名用途In/OutA1 -IOCHCK Bus NMI input INA2 SD7 Data Bit 7 I/OA3 SD6 Data Bit 6 I/OA4 SD5 Data Bit 5 I/OA5 SD4 Data Bit 4 I/OA6 SD3 Data Bit 3 I/OA7 SD2 Data Bit 2 I/OA8 SD1 Data Bit 1 I/OA9 SD0 Data Bit 0 I/OA10 IOCHRDY Processor Ready Ctrl INEnable I/O A11 AEN AddressA12 SA19 Address Bit 19 I/OA13 SA18 Address Bit 18 I/OA14 SA17 Address Bit 17 I/OA15 SA16 Address Bit 16 I/OA16 SA15 Address Bit 15 I/OA17 SA14 Address Bit 14 I/OA18 SA13 Address Bit 13 I/OA19 SA12 Address Bit 12 I/OA20 SA11 Address Bit 11 I/OA21 SA10 Address Bit 10 I/OA22 SA9 Address Bit 9 I/OA23 SA8 Address Bit 8 I/OA24 SA7 Address Bit 7 I/OA25 SA6 Address Bit 6 I/OA26 SA5 Address Bit 5 I/OA27 SA4 Address Bit 4 I/OA28 SA3 Address Bit 3 I/OA29 SA2 Address Bit 2 I/OA30 SA1 Address Bit 1 I/OA31 SA0 Address Bit 0 I/OA32 GND Ground N/APC/104总线接口P1A引脚信号名用途In/OutB1 GND Ground N/AReset OUT B2 RESET SystemPower N/A B3 +5V +5vB4 IRQ9 Int Request 9 INPower N/A B5 -5V -5vB6 DRQ2 DMA Request 2 INPower N/A B7 -12V -12vB8 ENDXFR Zero wait state INPower N/A B9 +12V +12vPin N/A B10 N/A KeyB11 -SMEMW Mem Wrt, Io 1M I/OB12 -SMEMR Mem Rd, Io 1M I/OWrite I/O B13 -IOW I/Oread I/O B14 -IOR I/OB15 -DACK3 DMA Ack 3 OUTB16 DRQ3 DMA request 3 INB17 -DACK1 DMA Ack 1 OUTB18 DRQ1 DMA request 1 INB19 -REFRESH MemoryRefresh I/OClock OUTB20 SYSCLK SysB21 IRQ7 Int Request 7 INB22 IRQ6 Int Request 6 INB23 IRQ5 Int Request 5 INB24 IRQ4 Int Request 4 INB25 IRQ3 Int Request 3 INB26 -DACK2 DMA Ack 2 OUTCount OUT B27 T/C TerminalB28 BALE Addrs Latch En OUTPower N/A B29 +5V +5vClk OUT B30 OSC 14.3MHzB31 GND Ground N/A B32 GND Ground N/APC/104总线接口P1B引脚信号名用途In/OutC0 GND Ground N/A C1 SBHE Bus High Enable I/OC2 LA23 Address bit 23 I/OC3 LA22 Address bit 22 I/OC4 LA21 Address bit 21 I/OC5 LA20 Address bit 20 I/OC6 LA19 Address bit 19 I/OC7 LA18 Address bit 18 I/OC8 LA17 Address bit 17 I/ORead I/O C9 -MEMR MemoryWrite I/OC10 -MEMW MemoryC11 SD8 Date Bit 8 I/OC12 SD9 Date Bit 9 I/OC13 SD10 Date Bit 10 I/OC14 SD11 Date Bit 11 I/OC15 SD12 Date Bit 12 I/OC16 SD13 Date Bit 13 I/OC17 SD14 Date Bit 14 I/OC18 SD15 Date Bit 15 I/OPin N/AC19 Key KeyPC/104总线接口P2C引脚信号名用途In/OutD0 GND Ground N/A D1 -MEMCS16 16-bit Mem Access IND2 -IOCS16 16-bit I/O Access IND3 IRQ10 Interrupt Request 10 IND4 IRQ11 Interrupt Request 11 IND5 **D6 IRQ15 Interrupt Request 15 IND7 IRQ14 Interrupt Request 14 IND8 -DACK0 DMA Acknowledge 0 OUTD9 DRQ0 DMA Request 0 IND10 -DACK5 DMA Acknowledge 5 OUTD11 DRQ5 DMA Request 5 IND12 -DACK6 DMA Acknowledge 6 OUTD13 DRQ6 DMA Request 6 IND14 -DACK7 DMA Acknowledge 7 OUTD15 DRQ7 DMA Request 7 INPower N/A D16 +5V +5VD17 -MASTER Bus Master Assert IND18 GND Ground N/A D19 GND Ground N/APC/104总线接口P2D。
系统总线的类型
系统总线的类型
系统总线的类型
1、ISA总线
ISA（industrialstandardarchitecture）总线标准是IBM公司1984年为推出PC/AT机而建立的系统总线标准，所以也叫AT总线。
它是对XT总线的扩展，以适应8/16位数据总线要求。
它在80286至80486时代应用非常广泛，以至于现在奔腾机中还保留有ISA总线插槽。
ISA总线有98只引脚。
2、EISA总线
EISA总线是1988年由Compaq等9家公司联合推出的总线标准。
它是在ISA总线的基础上使用双层插座，在原来ISA总线的98条信号线上又增加了98条信号线，也就是在两条ISA信号线之间添加一条EISA信号线。
在实用中，EISA总线完全兼容ISA总线信号。
3、VESA总线。
AS-I总线系统介绍
的互操作性
AS-i产品开发时就规范它是标准接口，目前有300多家最著名传感器
和执行器的制造商均支持AS-I
产品向后兼容，新版本的主站可以和旧版本的从站通讯
必威是Allen-Bradley的合作伙伴，有专门匹配AB ControlLogix, DeviceNet,EtherNet等协议的网关。
AS-I系统组成
网关（主站） 从站 AS-I电缆 AS-I电源
网关
集成了与不同的上层协议匹配的接口，把现场信号传送给 上一级，同时把上一级的控制命令传送给现场设备。 AS-I网关带有液晶屏，菜单式操作 实时监测从站状态 故障诊断和显示 方便查找故障
AS-I电源
具有数据解耦功能，高稳定性 有短路保护 1.8A-8A AS-I电源的电压是29.5-31.6V.
AS-I总线系统介绍
目录
必威公司简介 AS-I总线系统介绍 AS-I的穿刺安装技术 AS-I的网络结构 AS-I的扩展 AS-I兼容性 AS-I的应用
必威—— AS-I总线系统专家
必威自动化设备有限公司92年成立，总部在德国曼海姆，是全球AS-I自动化 和安全技术的主要供应商之一。 研发出世界上第一款AS-I网关，作为行业内的从站测试参考； 研发出第一台带诊断功能的AS-I主站，为AS-I注入新的技术推力； 生产出第一台符合规范3.0的AS-I主站，是AS-l领域的领先者。
AS-I总线的发展
1990 由11家知名生厂商共同联合开发 1992 AS-i 协会成立，制定行业规范 1994 AS-I推出2.0版本 2004 AS-I推出3.0版本 AS-i 总线自90年推出，94 年加以推广应用，至今已经历了近20年的发展，截止 到2010年时，全球安装节点数超过2000万。
计算机接口技术及应用 第6讲 (ISA总线) (2010秋)
计算机基本接口原理——计算机系统的ISA总线计算机系统的ISA总线主ISISISA BUS的操作时序目要ISA BUS的基本特点ISA BUS是最早的计算机总线, 它是IBM公司倡导的开放的PC系统标准总线IS机(8086/8088为处理器) 系统随包ISA BUS的机械规格(1)XT槽AT槽机箱后部XT槽AT槽ISA BUS的机械规格(2)XT插分部分其中A，B，C和D等4部分，其中A1和B1位于计算机机箱的后部，A和C面为元件面，B和D面为焊接面。
共31x2+18x2=98个引脚。
各引脚的中心间距为0.1英寸(即2.54mm)允ISA BUS接口卡(仅用XT总线)“金手指”兼容ISA BUS的PC104总线模块XT部分AT部分XT部分CPU I/O扩展ISA BUS的电气信号(1)类型名称方向有效电平功能说明XT槽的电气信号（1）时钟与定位信号OSC O-周期为70ns的振荡信号，占空比1/2 CLK O-周期为176ns的系统时钟，占空比1/2 RESDRV O H系统复位信号0WS I H零等待状态信号数据总线SD0~SD7I/O-8位宽度的双向数据总线供电电源+5V,+12V-5V, -12VGND--为接口提供4种电源，注意：各电源能够提供给接口卡的功率取决于计算机的电源。
ISA BUS的电气信号(2)类型名称方向有效电平功能说明XT槽的电气信号（2）地址总线SA0~SA19O-20位宽度的地址总线BALE O H总线控制器发出的地址锁存允许允许信号AEN O HDMAC发出的允许DMA控制器控制地址总线、数据总线和读写控制线的标志信号IRQ3~7，9I H I/O接口的中断请求信号输入DRQ1~3I H I/O接口的DMA传输请求信号输入DACK1~3O L允许DMA传输应答信号输出类型名称方向有效电平功能说明XT槽的电气信号（3）控制总线T/C O L当前DMA通道计数器结束的标志信号IOR,IOW I/O L I/O接口的读和写控制信号SMEMR，SMEMW O L存储器的读和写控制信号输出（小于1M Bytes空间）I/OCHCK I L向CPU提供I/O或存储器奇偶错输入I/OCHRDY I HI/O通道就绪信号，若是低速I/O设备或存储器，在检测到一个有效地址或一个读/写命令时，使该信号变低，总线周期被自动延长整数倍(但不超过10倍)REFRESH I/O L存储器刷新周期指示信号类型名称方有效功能说明AT槽的电气信号（1）向电平数据总线SD8~SD15I/O-数据总线的高8位(双向数据总线)地址总线LA16~LA23I/O-存储器和I/O设备的最高7位地址SBHE I/O H高8位数据允许信号IRQ10~12, 14,15I H I/O接口的中断请求信号输入DRQ0,5~7I H I/O接口的DMA传输请求信号输入DACK0,5~7O L允许DMA传输应答信号输出类型名称方有效功能说明AT槽的电气信号（2）向电平控制总线MEMCS16I L存储器的16位片选信号输入I/OCS16I L I/O接口的16位片选信号输入MASTER I L外设控制总线的请求输入信号MEMR,MEMWI/O L存储器读和写控制信号(在整个16M Bytes空间内)供电电源+5VGND--+5V供电电源，给接口卡提供供电电源引脚和信号排列AT部分XT部分D面C面B面A面ISA BUS操作时序ISA BUS是一种多主控(Multi-Master)总线, 外设可以通过master信号申请控制总线IS存I/O读，I/O写中刷ISA BUS操作时序(1)8位存储器读/写操作时序ISA BUS操作时序(2)具有I/OCHRDY复位的8位存储器读/写操作时序具有0WS置位的8位存储器读/写操作时序具有I/OCHRDY复位的16位存储器读/写操作时序ISA BUS操作时序(5)8位I/O读/写操作时序ISA BUS操作时序(6)具有I/OCHRDY复位的8位I/O读/写操作时序具有0WS置位的8位I/O读/写操作时序ISA BUS操作时序(8)16位I/O读/写操作时序ISA BUS操作时序(9)具有I/OCHRDY复位的16位I/O读/写操作时序中断请求周期时序在中断请求周期中, IRQn信号有效与CLK是异步的, 首先通过PIC向CPU申请中断(INTR), IRQn与INTR都需要保持到CPU响应该中断请求为止ISA BUS操作时序(11)中断应答周期时序ISA BUS操作时序(12)具有1个等待状态的8MHzDMA传送周期时序总结ISA BUS的基本特点ISIS信号ISISISA总线的I/O读/写操作过程。
ISA总线
ISA总线ISA总线是采用80286 CPU的 IBM PC/AT机中使用的总线，它是在8位的PC/XT总线的基础上扩展而成的16位总线结构。
该总线同8位的 PC/XT总线保持了即兼容性。
80286与8088 CPU最明显的差别在于数据信号的位数，8088对外的数据总线只有8位，而80286为16位。
为了使ISA总线与原有的XT总线相兼容，ISA 总线保留了原有XT总线的所有信号，仅作了部分新的定义，而另外增加了高位的数据信号和与此有关的扩展信号，诸如SBHE、-MEMCS16、-IOCS16等信号。
除了数据传输线增加外，寻址能力的增加也是提高性能的方式。
80286的寻址能力达到了16MB，这样相应的 ISA总线上的地址信号也增加到了24条，即增加了4条(LA20~LA23)。
随着 PC系统的发展，外围设备的类型也不断增加，对于硬件中断与 DMA 通道也提出了更多的要求，原有的6个中断请求与3个 DMA通道已不能满足需要， ISA总线将中断的数目由6个扩充到15个，而 DMA通道则由3个增加到8个。
ISA总线扩展槽的插座是在原来 XT总线(62线)的基础上增加了一条短插座，该短插槽有36个引脚，并且与原 XT插槽在一条直线上，因此加上原来 XT 总线的62线，一共有98个引脚。
表3- 5列出了 ISA总线增加信号的排列。
表3- 5 ISA总线增加的36芯的信号定义在ISA总线上62芯和36芯插座上重新定义和增加的信号：(l)地址总线LA17~LA23(I/O)：ISA总线中新增的地址信号线，可以给系统提供多达16MB 的寻址能力。
此信号在ALE信号为高电平时才有效，并且在 CPU周期过程中是不锁定的，因此并不保持整个周期有效，它们的用途是为一个等待状态存储周期生成存储器译码信号。
(2)数据总线SD8~SD15(I/O)：系统数据总线的高字节信号，为存储器和I/O接口提供高8位总线数据。
为保持与XT总线的兼容性，可通过增加的16位存储器或16位I/O接口控制信号确定所用的数据线位数。
最新-利用ISA总线实现对DSP芯片VC542019的软配置 精品
利用ISA总线实现对DSP芯片VC5402的软配置摘要以机作为主机，通过的总线与的主机并口连接作为传输通道，实现对机插卡上的芯片3205402进行实时在线程序装载。
关键词主机并口总线软配置一、引言目前，随着微电子技术的飞速发展，在基于工业测控和数据采集领域的机板卡产品中，高速芯片的使用已经是越来越普及。
众多厂家生产的芯片中以美国公司德州仪器生产的芯片的应用最为普遍。
同传统的诸如单片机的程序装载过程相比，厂家为芯片提供了更多、更灵活的程序装载方法。
电子工程师在设计系统中究竟采用那种程序装载方法，应视产品类型的不同而有所选择。
当前许多厂家所生产的芯片中都集成了主机并行接口，利用主机并口可以完成主机和之间的并行数据交换。
例如公司的32054系列的芯片、公司21系列的芯片等。
而主机并口在完成主机与进行数据交换的同时，还大都具有程序装载的功能。
在板卡类电子产品上使用芯片时，实际上是一种主从模式的应用，即把机作为主机，芯片作为从机。
这时采用主机并口通过机的系统总线来完成程序的装载就成了一种既经济实用又灵活方便的方式。
下面以公司的3205402为例以下简称为5402，本文介绍了如何由的总线来完成程序的主机并行接口装载，并给出了软硬件开发的实例。
二、硬件设计1．5402的程序装载过程5402内部具有4×16位字的，当系统上电复位后，如果5402的引脚为低，那么5402的程序指针跳到地址为080的处开始执行复位向量段的程序。
该段程序是厂家在出厂时就固化好的一段程序，它首先执行跳转指令，跳到地址为0800处开始执行，从0800开始的的内容被称为程序装载器。
在那里将要判断用户究竟采用了那种程序装载方式，而判断的依据是通过诸如中断的有无、数据或空间固定地址单元内特定的标志字的有无等厂家已经定义好的方式来识别的。
值得注意的是，5402的装载方式与54系列的其它型号稍有不同。
其不同有以下两点⑴5402的装载过程是在复位过程以后完成的，不是在复位过程中完成的。
ISA_S5.2中文版(很好)
A 分析5 17 报警B 烧嘴、火焰供选用1 供选用1 供选用1C 电导率控制12D 密度差4E 电压（电动势）检测元件F 流量比（分数）4G 供选用1 视镜；观察9H 手动高14 15I 电流指示10J 功率扫描K 时间、时间程序变化速率4 19 操作器20L 物位灯11 低14 15M 水分或湿度瞬动4 中、中间14N 供选用1 供选用1 供选用1 供选用1O 供选用1 节流孔P 压力、真空连接点、测试点Q 数量积算、累计4R 核辐射记录16S 速度、频率安全开关12、联锁T 温度传送U 多变量6 多功能7 多功能7 多功能7V 振动、机械监视17 阀、风门、百叶窗12W 重量、力套管X 未分类2 X轴未分类2 未分类2 未分类2Y 事件、状态18 Y轴继动器、计算器、转换器12 13Z 位置、尺寸Z轴驱动器、执行机构未分类的最终执行元件目录CONTENTS1 简介23 符号表示4 开/关逻辑输入符号5 模拟输入符号5.1 变送器5.2 温度测量6 逻辑数据处理模块6.1 ET逻辑数据模块6.2 OU逻辑数据模块6.3 XOR 逻辑数据模块6.4 延时DI6.5 延时DT6.6 PO脉冲输出6.7 寄存器6.8 计时器7 数字数据处理模块7.1 计算模块7.2 控制模块7.3 临界点模块7.4 复位模块7.5 选择模块7.6 变量速度限制模块8 显示模块8.1 变量显示模块8.2 逻辑变量显示模块8.3 报警显示模块8.4 变量记录模块9 操作人员控制模块9.1 HS控制模块9.2 HIC控制模块10 直联和/ 或互联符号11 开－关逻辑输出符号12 模拟输出符号1 简介这个符号表示方法是用来明确表示数字控制系统的所有处理过程。
为了此目的，DCS所有的处理过程被分成多个基本功能，一套DCS执行的基本操作将完成一个基本功能，再组成一个统一单元，例如：−流程参数的获取，监视和核对−在工厂的一个给定点上，流体特性的获取，监视和核对−工厂中设备的任何一种部机的停车，监视和启动顺序−设备各种部机组装的顺序处理基本回路一个识别数码被分配到每个基本功能上，第一个数字允许标识与流程的特殊部分有关的所有处理过程，作为顺序数码的后两个数字没有排除。
ISA总线实现多路同步DDS信号源
ISA 总线实现多路同步DDS 信号源
直接数字式频率合成器以其极高的频率分辨率、极短的频率转换时间、相位精确可调、设备结构简单、易集成、体积小及成本低等优点，在高分辨雷达系统、宽带扩频通信系统以及现代测控系统中得到广泛的应用。
为了便于信息的采集、处理和操作控制，常常要求信号源基于PC 机平台设计。
PC 机内部有两种常用的总线，即PCI 总线和ISA 总线。
ISA 总线接口关系简单.操作控制方便，能够满足系统要求，是比较理想的DDS 与计算机的接口总线。
随着电子系统复杂性的不断增加，单路DDS 已经不能够满足系统需求，多路DDS 系统的设计开始成为研究的热点。
1 系统工作原理
图1 是某自动测试系统的工作原理框图。
图中的高稳定度频率基准为整个系统提供频率为50MHz 的参考时钟。
系统的控制命令由计算机发出，经过ISA 总线传输，送到FPGA 进行缓存、译码，同步控制三路DDS 产生需要的信号。
其中，DDS1 的输出信号为初始相位可变，脉冲宽度、脉冲周期、脉冲个数等由计算机编程设定的射频脉冲序列。
脉冲的载波频率在
fT=2lMHz 附近可调。
该射频脉冲经过功率放大、低通滤波后，在高频开关的控制下发射出去。
接收到的反射回波由高频开关选通，与DDS2 产生的
20MHz 第一本振fLO1 混频，得到频率为1MHz 的中频脉冲调制正弦信号。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
ISA总线时序
到本章为止，大家已经学会怎么读时序图。
ISA总线源于PC总线，其信号定义和8086CPU的信号十分接近。
我们着重分析ISA总线信号的一些特点。
ISA的16位数据传送是通过采样M16#或IO16#来确认的，在BCLK2的开始（上升沿），ISA总线控制器检测16位存储器传送信号M16#，如果该信号为0，意味着本次总线访问是16位存储器访问，将在3个BCLK之内完成。
如果M16#为1，表示本次总线访问是8位存储器访问，需要6个BCLK周期。
在16位ISA中，LA17~23是非锁存信号。
仅仅在第1个时钟周期有效，同样，要使扩展地址信号在整个ISA访问周期中保持，ISA扩展卡必须利用BALE信号锁存LA17~23上的地址。
注意，LA17~23上的地址信号有效时间是先于A0~15的。
LA17~23有效之后，与数据线分离的地址线A[15：0]上才发出地址信号，同时，数据线高位字节使能信号变为有效状态。
即SBHE#变成低电平，这样就可以通过SD8~15传送高8位数据，实现16位操作。
如果NOWS#为高，表示本周期仍为标准16位存储器访问周期，系统主板自动插入一个等待周期，即3个周期完成存储器访问。
如果采样到NOWS#为低，意味着所访问的存储器为高速存储器，主板可以撤除将要插入的等待周期，这样便形成了在2个总线时钟周期内完成的对存储器的快速访问。
ISA除了要在BCLK2的下降沿采样零等待周期信号以外，还将在BCLK3的上升沿（BCLK3的开始）采样I/O通道准备好信号IOCHRDY。
IOCHRDY信号是为慢速的存储器或I/O芯片准备的。
如果被访问的存储器不能在3个时钟周期内完成和主设备的数据交互，那么可以在扩展卡上设计产生请求插入等待周期的信号，即在总线采样IOCHRDY（BCLK3前沿）之前，令IOCHRDY为0，并根据需要插入等待周期的数目，决定IOCHRDY为低电平的持续时间。
需要注意的是，ISA总线规范规定，如产生NOWS#信号就不允许出现IOCHRDY 无效的情况，否则就会出现不可预知的情况。
因此在设计ISA卡时，NOWS#和IOCHRDY不能同时为低，否则ISA卡将会产生矛盾的时序请求，使系统失效。