EDA实验

课程设计报告书
（2011 ~2012 第一学年）
设计题目：EDA与数字系统课程设计
学院名称：电气与自动化工程学院
专业（班级）：
姓名（学号）：
起讫日期：
指导教师：
系（教研室）负责人：
下发任务书日期 2011 年 10月 24日
目录
实验一 Max+Plus2使用练习
实验二 3-8译码器
实验三用74161实现十进制加法计数器
实验四六十进制加法计数器
实验五设计一个电路，使八个数码管依次显示0、1、2、…A、B、…E、F。

实验六设计一个电路，使两个数码管显示1~12的十二进制计数，两个数码管显示0~59的六十进制计数。

实验七设计实验：出租车自动计费器
中文摘要
1、Max+Plus2使用练习。

完成一个简单门电路的设计输入、编译、仿真。

2、做图形文件练习。

做3-8译码器、十进制加法计数器，六十进制加法计
数器，完成各个文件的设计输入、编译、仿真。

3、用Z60.GDF制作十二进制计数器（01～12），二十四进制计数器（00～23）和百进制计数器，仿真。

看书P24页1.4节内容和资料，了解扫描显示电路原理。

4、完成以上内容的 Verilog HDL文本输入。

EDA设计步骤
1、设计输入：图形输入，或文本输入
2、编译（检查语法错误）
3、仿真(时序检查）
4、管脚分配
5、编译（检查系统设计错误）
6、下载
7、实验验证
设计输入
编译Compiler
项目校验仿真Simulate 管脚分配FloorPlan
editor
编译
下载Configure
实验验证
实验一Max+Plus2使用练习
实验二3-8译码器
实验三用74161实现十进制加法计数器
实验四六十进制加法计数器
实验五设计一个电路，使八个数码管依次显示0、1、2、…A、B、…EF。

实验六设计一个电路，使两个数码管显示1~12的十二进制计数，两个数码管显示0~59的六十进制计数。

实验七
设计题目：设计出租车计费器
设计要求：
设计一个出租车自动计费器，具有行车里程计费、等候时间计费、及起价三部分。

用四位数码管显示总金额，最大值为99.99元。

起步价为5元，3km之内按起步价计费，超过3km，按行车里程单价1元/公里，等候时间单价0.5元/10分钟，用两位数码管显示等候时间，最大值99min。

通过人工输入行程数和等候时间。

设计原理：
1、行车里程计费模块：将行驶的里程数转换为与之成正比的脉冲个数。

设计电路时，设每前进十米闭合一次开关，即输出一个脉冲，100个clk1模拟1km的路程，3km之内为起步价，即300个clk1之内为起步价，以后每km增加1元。

由人工输入。

2、等待时间计数模块：等待时间计费也变换成脉冲个数的计算，以秒脉冲clk作为时钟输入，每分钟增加0.1元。

等待时间由二位数码管显示。

由人工输入。

3、主控模块：设置输入信号drive，行驶信号run，起步价预先固定在电路中，由drive信号异步置数至计费模块。

里程到3km后，每10个clk1脉冲使计费增加0.1元。

设置刹车信号break，等待状态线实现好pause，由break信号使系统显示当前状态为pause，使等待时间模块工作，每分钟计费增加0.1元。

计费显示在四位数码管上。

出租车自动计费器主控电路：/
/出租车自动计费器
/*信号定义：
Clk：模拟里程数和等待时间的时钟信号：每100个clk 模拟1km，每60个clk为1min；
Reset：复位信号，将计费设置成初值5元，里程和等待时间设置成初值0；Flag：状态标致输出：flag=0为行驶状态，flag=1为停车等待状态；
c1、c2、c3、c4：计费输出显示信号；
m1、m1：等待时间输出信号；
w1、w2：行驶里程数输出信号。

*/
module
ntaxi(clk,reset,flag,ifw,c1,c2, c3,c4,m1,m2,w2,w1);
input [3:0]
c1,c2,c3,c4,m1,m2,w1,w2; output ifw;
reg ifw;
reg[3:0]
t1,t2,t3,t4,c1,c2,c3,c4,m1,m2 ,w1,w2,tempf;
reg[6:0] tempm;
reg[5:0] rempt;
//
always@(posedge clk)
if(reset)
begin
{c4,c3,c2,c1}<=16'h0050; tempm<=7'b0000000; tempt<=6'b000000;
tempf<=b0000;
{t1,t2,t3,t4}<=16'h0200; {c1,c2,c3,c4,m1,m2,w1,w2} <=32'h05000000;
end
else
begin
//***
if(ifw)
begin
if(tempt<60)
tempt<=tempt+1;
end else
begin
if(tempf<10)
tempf<=tempf+1;
if(tempm<100)
tempm<=tempm+1;
end
//***
if(ifw&&tempt==59)
begin
tempt<=6'b000000;
if(w1==9)
begin
w1<=0;
if(w2==9)
w2<=0;
else
w2<=w2+1;
end
else
w1<=w1+1;
end
//
if(!ifw&&tempm==99)
begin
tempm<=7'b0000000;
if(m1==9)
begin
m1<=0;
if(m2==9)
m2<=0;
else
m2<=m2+1;
end
else
m1<=m1+1;
end
//
if(!ifw&&tempf==9||ifw&&t
empt==59)
begin
tempf<=4'b0000;
if(t1==9)
begin
t1<=0;
if(t2==9)
begin
t2<=0;
if(t3==9)
begin
t3<=0;
if(t4==9)
t4<=0;
else
t4<=t4+1;
end
else
t3<=t3+1;
end
else
t2<=t2+1;
end
else
t1<=t1+1;
end
//
if(m2==4'b0000&&m1>=3)
{c4,c3,c2,c1}<={t4,t3,t2,t1};
//
end
always@(posedge flag)
ifw<=!ifw;
endmodule
(参考《EDA与数字系统设计》附录C.8) 实际实验设计内容：
扫描电路
Taix_fare1模块
Counter_1000
Counter_100
Counter_10
计费模块
实验总结：
通过EDA实验，理解了数字系统设计的基本概念以及基本数字系统设计方法，通过对逻辑器件的编辑，也掌握了PLD设计步骤：设计输入（Graphic editor）——编译（Compiler）——仿真（Simulate）——管教分配——编译——下载——完成。

通过掌握多种输入方式如gdf、vhd等，来输入逻辑器件。

通过对文件的置顶，来便于编译。

对逻辑器件的仿真，建立波形输入文件来判断是否输入错误。

通过管脚分配，来掌握EPF10K10管脚分配表中管脚所对应的含义。

通过下载完成，来观察逻辑电路的现实性。

通过对EDA的学习，对逻辑电路的编译及对要求性电路的设计都有极大的帮助。

逻辑电路的编译使我们拥有基本应用软件的能力，而数字系统的设计则让我们拥有对实际问题的思考以及对软件的进一步应用。

对数字系统设计题目，给出了数字系统设计的基本步骤，通过对设计任务、设计提示的分析，得出设计框图以及设计原理，逻辑真值表等，结合实际来分析对应的数字电路的器件，所要应用到的逻辑电路等，分类成各个具有特定功能的模块，最后进行设计，得出设计电路。

对逻辑电路的编译，要保证仿真后的逻辑值与逻辑真值表一致，才能进行管脚分配和下载。

对数字系统的设计，核心是要将一个问题模块化，并把握住各个模块之间的联系。