一种2-1-1型MASH∑-△调制器的系统设计

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一种用于音频的2-2级联结构Sigma-Delta调制器设计

一种用于音频的2-2级联结构Sigma-Delta调制器设计张婷;钟传杰【摘要】基于csmc0.35μm CMOS工艺,设计了一种用于音频设备的低功耗Sigma-Delta调制器,该调制器采用四阶噪声整形2-2级联结构实现,在获得高动态范围和高精度的同时更能够保证系统的稳定性.运算放大器采用两级全差分电路结构,仿真结果表明,运放的直流开环增益为90.9 dB,在3.3 V电源电压下,信号带宽为20 kHz,过采样率为64时,信噪比为101.45 dB,有效位数达到了16 bit,调制器功耗约为7.8 mW.%In this paper, A low-power 2-2 multi stage noise shaping (MASH) Sigma-Delta analog to digital modulator for audio application is implemented. The design was fabricated in a 0.35 μm CMOS process. In order to reduce power consumption , fully differential two stage operational amplifiers are used. The simulation shows that the DC open loop gain is up to 90.9 dB.When the power is 3.3 V and OSR is 64, the simulation results show that SNDR of the modular can reach 101.45dB,while the power consumption is merely 7.8 mW.【期刊名称】《电子设计工程》【年(卷),期】2017(025)017【总页数】5页(P124-128)【关键词】音频;低功耗;Sigma-Delta调制器;运算放大器【作者】张婷;钟传杰【作者单位】江南大学物联网工程学院, 江苏无锡 214122;江南大学物联网工程学院, 江苏无锡 214122【正文语种】中文【中图分类】TN47数字电路广泛应用于通信、视频等领域，而声音等自然界的信号均为模拟信号。

低功耗Sigma-Delta调制器的建模与设计

低功耗Sigma-Delta调制器的建模与设计孔梦华;卜刚;吴振淇【摘要】针对Sigma-Delta ADC在实现高精度的同时如何降低系统功耗这一问题,通过进行建模分析,得出满足精度需求的最低性能指标.并对二阶Sigma-Delta 调制器的非理想因素进行数学建模分析,在满足ADC精度的同时对ADC组成模块的最低性能指标进行分配,利用SDtoolbox进行仿真验证.基于CSMC 0.5μmCMOS工艺,在5V电源电压下,对调制器进行了电路级设计.结果显示在模块最低性能时,调制器输出信号的带内信噪比为83.5 dB,总功耗为1.8 mW.【期刊名称】《电子科技》【年(卷),期】2016(029)009【总页数】4页(P136-138,144)【关键词】Sigma Delta调制器;建模分析;低功耗设计【作者】孔梦华;卜刚;吴振淇【作者单位】南京航空航天大学电子信息工程学院,江苏南京211106;南京航空航天大学电子信息工程学院,江苏南京211106;南京航空航天大学电子信息工程学院,江苏南京211106【正文语种】中文【中图分类】TN761近年来，随着手机、可穿戴类设备等电子类产品性能的增强和市场的扩大，有力推动了芯片业的发展。

作为芯片基础的超大规模集成电路(VLSI)工艺也在不断改进，晶体管尺寸日益缩小以满足强劲的性能和功耗的减小。

芯片对数字信号处理能力不断加强，使模拟信号的数字化处理程度越来越高[1-2]。

数字信号处理技术不断增强的同时，如何将模拟信号高速准确地传到数字芯片内部进行处理，并降低系统的功耗以增加电子设备续航时间，这些均是急需解决的问题。

作为连接模拟信号和数字信号之间的桥梁，数模转换器(ADC)的转换速度、精度、功耗，对整个系统性能的提高和功耗的降低至关重要[3]。

本文对调制器功耗进行了充分的优化，在实现ADC高精度的前提下，尽量降低了调制器的功耗。

Sigma-Delta调制器主要通过过采样和噪声整形两种技术来提高ADC的精度[4]。

2-2MASH结构Sigma-Delta调制器设计

2-2MASH结构Sigma-Delta调制器设计目录第一章绪论 (1)1.1研究背景及意义 (1)1.2 Sigma-Delta ADC研究现状及发展趋势 (2)1.3论文的主要工作和章节安排 (3)第二章 Sigma-Delta调制器基本理论介绍 (4)2.1 ADC简介 (4)2.1.1 Nyquist ADC (4)2.1.2过采样ADC (5)2.2 Sigma-Delta调制器 (5)2.2.1过采样技术 (5)2.2.2噪声整形技术 (6)2.2.3 Sigma-Delta ADC介绍 (8)2.3高阶Sigma-Delta调制器 (9)2.3.1高阶单级Sigma-Delta调制器 (9)2.3.2多级（Cascade，MASH）Sigma-Delta调制器 (10) 2.4离散型实现方式和连续型实现方式 (11)2.5单比特和多比特量化 (12)2.6 Sigma-Delta调制器性能指标 (12)2.7本章小结 (13)第三章级联Sigma-Delta调制器系统建模与仿真 (14) 3.1调制器结构选取 (14)3.2 2-2MASH结构Sigma-Delta调制器建模 (15)3.3 Sigma-Delta调制器的非理想因素 (19)3.3.1 开关的非线性 (20)3.3.2 沟道电荷注入 (21)3.3.3 时钟馈通 (22)3.3.4 热噪声 (23)3.3.5 闪烁噪声 (24)3.3.6运放的非理想因素 (26)3.4 本章小结 (27)第四章 2-2MASH Sigma-Delta调制器电路实现 (28) 4.1 2-2MASH Sigma-Delta调制器电路结构 (28) 4.2运放的设计 (30)4.2.1 全差分电流镜型运算放大器 (31)4.2.2 运放的共模反馈电路 (34)4.2.3 第一级运放仿真结果 (37)4.2.4 不同工艺角下运放仿真结果 (39)4.3 比较器的设计 (40)4.4 反馈DAC的设计 (41)4.5 时钟信号产生电路 (42)4.6 开关电路设计 (45)4.7 积分器的设计 (46)4.8 噪声抵消逻辑单元 (50)4.9 调制器前仿真结果 (50)4.10本章小结 (51)第五章调制器版图布局 (52)5.1 设计数字版图与模拟版图的区别 (52)5.2 ESD保护 (52)5.3 天线效应 (52)5.4 版图中的匹配 (53)5.5 调制器版图的设计 (54)5.6 本章小结 (56)第六章总结与展望 (57)参考文献 (58)参与科研项目、发表论文、专利情况 (62)总结与致谢 (63)2-2MASH 结构Sigma-Delta 调制器设计第一章绪论1 第一章绪论1.1 研究背景及意义上个世纪40年代之后，人类社会生活基本上都会或多或少地涉及到集成电路产业，集成电路产业的发展，也推动了整个社会的发展。

2-1 MASH架构Sigma-delta调制器的设计

2-1 MASH架构Sigma-delta调制器的设计随着数字处理技术的发展,对模拟数字转换器(ADC)提出了更高的要求。

Sigmadelta ADC能提供高精度数据转换,已经应用于各个方面,如:音视频、射频等。

本文研究应用于音频领域的高精度Sigma-delta ADC。

Sigma-delta ADC可以分为模拟调制器和数字抽取滤波器两个部分。

本文在研究Sigma-delta ADC基本原理的基础上,首先完成了调制器的系统设计。

调制器的系统架构采用MASH 2-1结构,由于MASH架构调制器存在噪声泄露的问题,所以令第一级调制器的阶数为二阶并采取多位量化。

为了确保每一级积分器不过载,计算出一组全新的调制器系数,有效的提高了输入动态范围。

相比于其它传统的调制器,本文在设计调制器电路的时候,采取了以下技术来提高调制器的性能。

通过采用自举开关,降低了由于开关导通电阻非线性导致的谐波失真。

在第一级运放中设计了斩波电路滤除运放的低频闪烁噪声以及失调噪声。

对于多位DAC中电容阵列不匹配导致的非线性,采用DWA校正算法,提高了其线性度。

数字抽取滤波器可以将调制器的过采样率恢复到奈奎斯特采样率,同时还能滤除信号带外的量化噪声能量。

本文最后采用级联的方法设计了一款三级数字抽取滤波器,分别实现了25倍、2倍、2倍的降采样率。

给出了每一级滤波器的幅频响应曲线,并且在Quartus 环境中完成了整个滤波器的代码设计,最后综合生成了滤波器的硬件电路。

调制器的信号带宽为20KHz,采样频率为4.41MHz。

调制器电路设计采用了SMIC 0.18um CMOS工艺,电源电压为3.3V,前仿真结果表明调制器的SNDR达到108.02dB,功耗为5.85mW。

数字抽取滤波器的降采样率为100,最终输出数据频率为44.1KHz。

∑-△调制器

f 0 f 0 2
s 0
2
2
3
noise
SNR 10 lg(
Psin
gal
P noise
) 6 . 02 b 1 . 76 5 . 17 30 lg( OSR )
(13)
二阶∑△ 调制器
二阶∑△调制器由两个一阶∑△调制器串联组
成，下图为二阶∑△调制器结构图。
二阶∑△调制器结构图。
∑-△ 调制器
∑-△
调制器运用于D类放大器中，其主要的
特点在于与过采样技术相结合，能达到良好
的噪声整形效果。
过采样
过采样技术是以远远高于奈奎斯特采样频率
对输入信号进行采样。对于常用的数字音源（如CD:44.1KHZ,16bit），若以奈奎斯特采样频率采样,则在输出环节还原成音频信号时，要求后置低通滤波器要有陡峭的截止特性，因此要设计复杂的高阶滤波器。通过过采样后，就可大大降低低通滤波器的设计要求。
阶数为1、2、3阶的∑△调制器噪声整形效果图
由上图可知，在信号基频内，一阶∑△调制器结构的量化噪声最大，由于二阶∑△调制器的噪声传递函数（NTF）为一阶的二次方，故二阶∑△调制器在信号基频中的量化噪声呈二次方的衰减，所以二阶 ∑△调制器量化噪声比一阶∑△调制器小，三阶∑△ 调制器的量化噪声最小。通过以上分析，可得出：∑△调制器的阶数N越高，则对信号基频内的量化噪声的抑制效果就越好，输出信噪比越高。但事实上，三阶及三阶以上的高频∑△调制器会存在稳定性问题，其根本原因在于以上分析都是建立在将量化噪声当做是一个与输入信号不相关的随机白噪声，但这样的假设不严格成立。因此，一般使用的调制器基本上都是一阶或二阶调制器。
30
一阶∑-△ 调制器

小数分频频率合成器中Σ-Δ调制器设计与实现

小数分频频率合成器中Σ-Δ调制器设计与实现晏敏;徐欢;乔树山;杨红官;郑乾;戴荣新;程呈【摘要】介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56 MHz.最终采用SMIC 0.18μm CMOS 工艺,完成了电路版图设计.芯片面积为34148.5μm2,芯片总功耗为1.284 mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.%This paper presented a design and implementation study of a three-order all-digital MASHΣ-Δmodulator,which can be used in Fractional-N Frequency Synthesizer applications.To achieve the de-sired operation frequency while providing low-power dissipation and small area,the pipelining technique was utilized in the design.The circuit was described by using the Verilog hardware description language, and the operating frequency of the modulator is 240.56 MHz based on QuartusⅡ.Eventually,the SMIC 0.18μm CMOS process was adopted,and the circuit layout was completed.The chip's area is 34148.5μm2 ,and the total power of the chip is 1.28 pared with traditional design,it can result in a 31. 23% area reduction and 46.14% power reduction.【期刊名称】《湖南大学学报（自然科学版）》【年(卷),期】2014(000)010【总页数】5页(P91-95)【关键词】调制器;频率合成器;MASH1-1-1;流水线技术;CMOS【作者】晏敏;徐欢;乔树山;杨红官;郑乾;戴荣新;程呈【作者单位】湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082; 中国科学院微电子研究所，北京 100029;中国科学院微电子研究所，北京 100029;湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082【正文语种】中文【中图分类】TN74频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择［1］.随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高［2］.在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提［3］.因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差［4］.基于Σ－Δ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制.本文采用MASH1－1－1结构，运用流水线技术，采用Verilog硬件描述语言，设计完成了一款应用于小数分频频率合成器的Σ－Δ调制器的设计；采用Verilog 硬件描述语言进行描述，最终采用SMIC 0.18μm CMOS工艺，完成了电路版图.1 小数N分频频率合成器小数N分频频率合成器的电路如图1所示，电路由鉴频鉴相器（Phase Frequency Detector，PFD）、电荷泵（Charge Pump，CP）、环路滤波器（Loop Filter，LPF）、压控振荡器（Voltage Control Oscillator VCO）及分频器构成.外部输入的参考频率与VCO经过分频后的频率进行比较，输出产生的相位差函数作用于电荷泵，经过环路滤波器滤除高频分量和噪声，成为压控振荡器的控制电压，通过不断反复调整，输出稳定的FVCO，达到锁定状态［5］.图1 小数分频频率合成器结构图Fig.1 The structure of fractional－N frequency synthesizer传统小数分频利用相位累加器进行设计，提高了分频器的分辨率，但同时给环路输出带来了信噪比低、输出频率的相位扰动增加等问题.为了获得良好的频率输出，Σ－Δ调制概念被引入小数分频器设计中，从而可获得高质量的小数平均功率输出.2 Σ－Δ调制器2.1 一阶Σ－Δ调制器一阶数字Σ－Δ调制器的Z域数学模型如图2所示［6］，可推算出传输函数为：式中：F（Z）为调制器小数部分输入；Eq1（Z）为量化噪声［7］.图2 一阶Σ－Δ调制器Z域模型Fig.2 The Zmodel of first－orderΣ－Δmodulator从传输函数可看出，（1－Z－1）项对量化噪声呈现出高通特性，可将由小数分频引起的量化噪声推向高频，再通过一个低通滤波器将噪声加以滤除，使得量化噪声对输出几乎没有影响.同时Σ－Δ调制器的输出为一个随机序列，受其控制的分频比也呈现随机性，从而保证了环路相位误差的随机性，消除了VCO控制电压的低频交流成分，减少了小数杂散［8］.2.2 MASH1－1－1Σ－Δ 调制器基于一阶的Σ－Δ调制器的频率合成器由于小数毛刺的影响很难在实际产品中得到应用，为了避免稳定性的问题而又能获得很好的噪声整形性能，可以通过将一阶和二阶的调制器级联，这就是Multi－Stage－Noise－Shaping（MASH）型调制器.MASH结构相对于单环结构更稳定，动态范围与阶数无关，更易采用流水线工作方式.级联的高阶Σ－Δ调制器可以将噪声推向高频处，再通过环路滤波器进行低通滤波，滤掉高频噪声，从而达到噪声整形的目的［9］.Σ－Δ调制器的阶数越高，噪声整形效果越好，然而随着阶数的提高，引入的量化噪声功率总量也增加，需要高阶环路滤波器来抑制它的高频噪声.一般情况下，2阶或者3阶Σ－Δ调制器就足以满足小数频率合成器的要求［10］.MASHΣ－Δ调制器一般由累加器结构的一阶调制器级联构成，也称MASH1－1－1结构.等效模型如图3所示，可以得出其传输函数：图3 三阶 MASH1－1－1调制器结构Fig.3 The structure of three－order MASH1－1－1modulator因此，高阶MASH调制器的噪声传输函数是阶数为3的高通滤波函数.在Z平面上，该噪声传输函数包含3个位于原点的极点和3个位于单位圆上的零点.同时，此调制器对输入信号只是起到原样保持的作用，因此不影响预先设置的平均分频比.在小数频率合成器中，有因此，可以得出：式（7）右边，第一部分是所需要的频率，第二部分是由于量化而引起的噪声，这个噪声会在输入VCO之前被低通滤波器滤除［11］.3 Σ－Δ调制器的设计与实现图4为MASH调制器的具体电路结构.累加器由16－bit流水线加法器和16－bit 寄存器组成.可以看出进位溢出要经过一个比较长的延时链，因此，需要使用一个1－bit寄存器以保证信号的同步［12］.噪声整形电路是为了消除前两级的量化噪声，提高了Σ－Δ调制器的性能［13］.图4 三阶MASH1－1－1调制器电路实现Fig.4 The circuit of three－order MASH1－1－1modulator16－bit加法器可以采用16－bit的全加器实现，然而较长进位输出会降低整个设计的工作频率.为了提高工作频率，采用4个级联的超前进位加法器（Carry－Look－Ahead，CLA）代替16－bit的加法器，以更快地产生进位.然而，随着位宽的增加，硬件消耗也呈指数级增加.解决的办法就是采用流水线技术，只需在CLA之间插入一个1－bit寄存器［14］.在常规的流水线加法器结构中，每级CLA输入需要额外添加寄存器与实际输入同步，同时输出也要添加寄存器来保证与输入同步，但由于Σ－Δ调制器的输入为固定值，可以将这些寄存器去除，而不会影响电路功能.图5为 MASH1－1－1的噪声整形电路.电路实现公式（8）的功能.图5 MASH1－1－1噪声整形电路Fig.5 The noise－shaping circuit of MASH1－1－14 结果分析当整数分频输入为FP＝8，小数分频输入IP＝2 772时，目标分频比可以计算得出为8.042 3，程序仿真结果如图6所示.将输出结果d＿out导出求出其平均值为8.042 3，与目标分频比一致，调制器功能正确.同时基于CycloneⅢ的EP3C5E144C7，对设计用QuratusⅡ进行验证，结果表明：最大工作频率为240.56MHz，与未采用流水线技术最大工作频率200.03MHz相比有较明显的提升.图6 Modelsim仿真波形Fig.6 The waveform based Modelsim同时芯片采用中芯国际SMIC 0.18μm的数字CMOS工艺，完成Σ－Δ调制器电路版图如图7所示，图中实线框为Σ－Δ调制器部分，芯片面积为34 148.5μm2，芯片总功耗为1.284mW.表1为本文设计与已有文献的比较结果.由于工艺条件不同，面积利用工艺库下单个与非门的面积进行归一化，功耗利用公式（9）将功耗进行归一化［15］.式中Pori为归一化前的功耗，Vcc为供电电压.从表中可以得出面积降低了31.23%，功耗降低了46.14%.图7 芯片电路版图Fig.7 The layout of the chip表1 和已有文献的比较结果Tab.1 Comparison with existing arts?5 结束语本文提出了一种应用于小数分频频率合成器中的三阶 MASH1－1－1Σ－Δ调制器的结构，采用Verilog实现，采用流水线技术，提高了工作频率，同时采用SMIC 0.18μm工艺，完成电路版图，芯片面积为34 148.5μm2，总功耗为1.284mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.同时该设计具有设计简单、面积小、功耗低、方便实现等优点，已用于基于小数分频频率合成器的无线低功耗收发芯片中.参考文献［1］SLEIMAN S B，ATALLAH J G，RODRIGUEZ S，et al.OptimalΣ－Δmodulator architectures for fractional－N frequency synthesis［J］.IEEE Transactions on Very Large Scale Integration Systems，2010，18（2）：194－200.［2］吴小林，朱学勇.锁相环小数N分频频率合成器中的Sigmadelta调制器设计［J］.器件与应用，2011，35（17）：55－58.WU Xiao－lin，ZHU Xue－yong.Design of sigma－delta modulator in fractional－N PLL frequency synthesizer［J］.Parts ＆ Applications，2011，35（17）：55－58.（In Chinese）［3］刘德建.频率合成器中Σ－Δ调制器的设计与实现［J］.计算机工程与科学，2009，31（12）：121－123.LIU De－jian.Design and implementation of a sigma－delta modulator in the frequency synthesizer［J］.Computer Engineering＆Science，2009，31（12）：121－123.（In Chinese）［4］FATAHI N，NABOVATI H.Design of low noise fractional－N frequency synthesizer using sigma－delta modulation technique［C］／／Proceedings of 27th International Conference on Microelectronics.New York：IEEE，2010：369－372.［5］ZANUSO M，LEVANTINO S，SAMORI C，et al.A wideband 3.6GHz digitalΔΣfractional－N PLL with phase interpolation divider and digital spur cancellation［J］.IEEE Journal of Solid－State Circuits，2011，46（3）：627－638.［6］石立春，杨银汤.高精度Sigma－delta调制器系统设计与仿真［J］.湖南大学学报：自然科学版，2010，37（5）：54－59.SHI Li－chun，YANG Yin－tang.Systematic design and simulation of a high resolution sigma－delta modulator［J］.Journal of Hunan University：Natural Sciences，2010，37（5）：54－59.（In Chinese）［7］TEMPORITI E，WILTIN－WU C，BALDI D，et al.A 3GHz fractional all－digital PLL with a 1.8MHz bandwidth implementing spur reduction techniques［J］.IEEE Journal of Solid－State Circuits，2009，44（3）：824－834.［8］唐圣学，何怡刚.基于Σ－Δ调制技术的信号发生器设计［J］.湖南大学学报：自然科学版，2007，34（5）：44－48.TANG Sheng－xue，HE Yi－gang.Design of signal generation based onΣ－Δmodulator technique ［J］.Journal of Hunan University：Natural Sciences，2007，34（5）：44－48.（In Chinese）［9］ZANUSO M，LEVANTINO S.Time－to－digital converter with 3－ps resolution and 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MASH 结构ADC 中的自适应校正系统设计

+ +
(8)
α 2 ⋅ δ 2 ⋅ Z −1 ⋅ Q2 [Z ] + Q3[Z ] 1 + (β 2 − α 2 ⋅ δ 2 ) ⋅ Z −1
图 5：带自适应滤波器的 MASH 电路
其中，α1, β1, δ1, α2, β2, δ2 分別是第一级和第二级中 1 阶∑-Δ ADC 模型中的误差系数。考虑到分析和运算的简便性，我们可以把公式(6-8)通过替代简写为， (9) Y1 [Z ] = 0 + H 1 ⋅ T [Z ] + H 1 ⋅ Q1 [Z ]
2 误差模型
如图 2所示是一个MASH 1-1-0 结构的电路，其通过第一级、第二级∑-Δ ADC电路与第三级的比较器所组成，而数字部分的三个噪声传递滤波器DNTF则对噪声进行调制获得理想输出。
图 2：MASH 1-1-0 结构∑-Δ ADC 电路
如果在建模的时候，将之前提到的各种非理想效应考虑到电路中，那么如图 3所示就是一阶∑-Δ电路的误差模型，
中图分类号： TP331
文献标识码：B
Adaptive calibration system for MASH ADC
Xi Xingjie
(School of Microelectronics, Shanghai Jiao Tong University, 200240 Shanghai)
Abstract The delta-sigma (∑-Δ) approach for analogue/digital conversion is currently of great interest because of its applicability in VLSI signal processing. The approach gives a good compromise between high accuracy, robust stability and speed. The article focuses on the instinct default in ADC manufacturing which can severely degrade the performance of the ADC circuit. The difference between the real circuit and the design model due to the capacity mismatching, finite gain of amplifier and other analog mismatch can be simulated by MATLAB. The article shows a calibration system which applies the LMS adaptive algorithm in the circuit. Through the MATLAB simulation, it is easy to identify the difference among the ideal model, the no calibrated model and calibration system. The article shows the results and the interests of this model. Key words Sigma Delta ADC MASH LMS algorithm adaptive calibration 性问题和高比特 DAC 的非线性问题，它通过级联低阶、低比特∑-Δ ADC并对噪声信号进行调制来实现高阶∑-Δ输出[5]。然而，考虑到 MASH 结构中模拟电路和数字电路彼此必须有良好的匹配才能够正确地对噪声进行调制。因此，虽然 MASH 结构的∑-Δ ADC 相对于单回路高阶结构，解决了稳定性问题，但是却增加了对模拟电路部分器件精度的要求[2-4]。但是在实际的模拟电路设计和生产中，电容的微小偏差、放大器的有限增益等一些其他的设计局限都可能对电路精度产生影响。

2-1MASH多位Sigma-Delta转换器设计

2-1MASH多位Sigma-Delta转换器设计陈鑫磊;辛晓宁;黄鑫【摘要】量化器位数为3位的级联结构调制器,整体电路采用全差分结构设计使用0.35μm工艺实现.应用数据权重平均算法有效降低了多位DAC对元件匹配性的要求,对于7.8125 kHz的基带信号,在500 kHz的时钟速频率下,实现了87 dB的信噪比.结合抽取滤波器及校准算法,输出结果的无噪声分辨率达到14.16位,模拟部分不需要进行任何修调.整体电路使用ADMS进行混合仿真,采用3.3 V单电源供电的条件下工作电流小于600μA.【期刊名称】《电子设计工程》【年(卷),期】2018(026)024【总页数】6页(P64-68,73)【关键词】Sigma-Delta调制器;CIC滤波器;数据权重平均算法;多位量化;MASH 结构【作者】陈鑫磊;辛晓宁;黄鑫【作者单位】沈阳工业大学信息科学与工程学院,辽宁沈阳 110870;沈阳工业大学信息科学与工程学院,辽宁沈阳 110870;沈阳工业大学信息科学与工程学院,辽宁沈阳 110870【正文语种】中文【中图分类】TN431随着CMOS工艺的发展，数字电路在面积、功耗、速度上的优势得以体现，模数转换器作为将模拟信号转换为数字码的设备应用范围不断拓宽。

同时由于MOS晶体管固有的小增益以及电源电压的降低，都使得高精度模拟电路的设计变得更加困难。

不同于其他类型的转换器，Sigma-Delta型转换器大量使用廉价、快速、低功耗的数字电路，在分辨率相同的前提下对模拟部分的要求低，符合CMOS技术的发展方向[1]。

传统的一位量化Sigma-Delta转换器，过采样率一般要达到信号带宽的上百倍[2]。

虽然精度高线性度好，但是转换速度极慢，仅适用于低速高精度的场合。

通过增加量化器位数使用较低的过采样率完成转换，可以大幅提高转换速度，将Sigma-Delta型转换器的应用范围进一步扩展。

但是采用多位量化技术后，反馈回路中的DAC也必须采用多位结构。

MASH结构Sigma-Delta调制器设计

国内图书分类号：TN432 学校代码：10213 国际图书分类号：621.38 密级：公开工学硕士学位论文MASH结构Sigma-Delta调制器的设计硕士研究生：孙冠男导师：刘晓为教授申请学位级别：工学硕士学科、专业：微电子学与固体电子学所在单位：微电子科学与技术系答辩日期：2011年6月授予学位单位：哈尔滨工业大学Classified Index: TN432U.D.C: 621.38Dissertation for the Master Degree in EngineeringDESIGN OF MASH SIGMA-DELTAMODULATORCandidate:Supervisor:Academic Degree Applied for: Specialty:Affiliation：Date of Defense:Degree-Conferring-Institution:Sun GuannanProf. Liu XiaoweiMaster of Engineering Microelectronics and Solid-State ElectronicsDept. of Microelectronics Science and TechnologyJune, 2011Harbin Institute of Technology摘要伴随着科学技术的快速发展，当今的通信系统以及许多应用领域对于模数转换精度的要求越来越高，传统意义上的奈奎斯特模数转换器已经难以满足精度上的需求，Sigma-Delta模数转换器可以在保证转换器速度的同时实现很高的精度，所以得到了广泛的应用。

Sigma-Delta调制器作为Sigma-Delta模数转换器的核心，采用过采样技术和噪声整形技术有效地抑制了信号带内的量化噪声，从而达到提高调制器性能的目的。

正因为如此，Sigma-Delta调制器广泛应用于音频电路、医疗成像、监测地震等领域。