超低相位噪声快速宽带频率合成器的研究

超低相位噪声快速宽带频率合成器的研究
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等的底部噪声要好于参考源 随着晶振指标性能的不断提高 现在很多恒温晶振的近端相位 噪声要比鉴相器等器件低的多 因此 PLL 输出的近端相位噪声受到了鉴相器 分频器底部噪 声的制约 而不再是简单的在参考源的基础上恶化多少
混频器在完成频率相加或相减的同时 也完成了噪声的相加减 对噪声的功率谱密度函 数来说 两个随机函数的相加或相减是没有区别的 它们的功率谱密度函数总是相加而不会 是相减的 对于杂散来说 情况也是如此 减号意味着相位倒了个相 并不影响振幅的大小 因此 混频器对噪声总是起相加作用的
环路带宽外的相位噪声主要取决于 VCO 的开环相位噪声 VCO 开环噪声指标的好坏将直 接影响到 PLL 的最终输出的相位噪声
5 达到的技术指标
经过充分论证 采取了 DDS+PLL 合成方式 通过设计调试 基本达到了预期的目标 具 体指标如下
输出频率范围 1110∼1710MHz 频率步进间隔 10Hz 相位噪声 ≤-112dBc/Hz @10kHz 杂散抑制 ≤-70dBc 换频时间 <100µs 输出功率 +7dBm 1.5dB 输出阻抗 50Ω 控制码 BCD 码 工作频段的扩展主要在于 VCO 的实现 解决途径可以采用一个宽频段 VCO 或把输出频 段分成两段 比如分成 1000—1500MHz 1500—2000MHz 两种方法比较 前一种方法 VCO 的实现相对困难 不仅其覆盖范围很宽 而且还要保证其输出频谱的相噪 幅度等要求 后 一种方法整个频段分成两个 VCO 其覆盖范围要窄一些 这样对 VCO 本身指标的实现相对容 易 只是其实现电路变得复杂了 好在接收机要求频率合成器的覆盖范围为 650MHz 左右 一个 VCO 就能满足使用要求 因此实际工程中不打算采用两个 VCO 来覆盖 指标要求的转换速度为 20µs 要在任意间隔内换频达到 20µs 难度较大 几乎是 PLL 转换速度的极限 我们对此也做了分析论证 比较可行的方法是对各级 PLL 的 VCO 进行精确 预置 使环路换频时的起始频差小于环路的快捕带 那么环路的换频时间约为 4/ n 其 中 为环路的阻尼系数 n 为环路的固有频率 选择适当的 n 可以缩短环路的换频时间
进
DAC
VCO1
PLL1
f0
LF1
DDS
fr
MIX
PD1
f1
AMP
BPF
DAC
LF2
MIX VCO2
f2 PLL2
MIX
M
PD2
1/N
10
图 1 DDS+PLL 方案框图
fr
根据锁相环原理 可以知道在混频输出 PLL1 中 由于采用了下变频 避免采用分频器 从而在环路带宽内消除了 20lgN dB 的恶化 f0 的相噪只取决于 DDS PLL2 的相位噪声 由于 DDS 的相位噪声基本是参考源的复制 因此 f0 的相噪好坏关键在于 PLL2 的相噪的好坏 混频输出 PLL1 的杂散取决于 DDS PLL1 PLL2 的杂散 以及引入混频器后的组合频率干扰问 题 由于 PLL 的杂散主要是鉴相频率的泄漏 当鉴相频率较高时可以抑制到-80dBc 组合干
DDS 技术在近十几年内得到了迅速发展 它主要有相位累加器 正弦查询表 数模转换 器 滤波器等组成 它的工作过程是 在时钟频率的作用下 把频率控制命令字送到相位累 加器 更新相位累加器的数据 更新后的相位累加器的数据作为地址对正弦存储表 ROM 进行 查询 产生数字化的正弦波 经过数模变换器后变成了模拟正弦波形 然后经过滤波器的作 用 滤除不需要的杂散分量后 产生 DDS 的输出频率 它的最高工作频率服从奈奎斯特定律 为时钟频率的一半 一般取时钟频率的 40% 由于工艺与材料限制 DDS 的工作频率一般只 做到数十 MHz 随着砷化镓 MMIC 技术的发展 DDS 技术中的关键部件如相位累加器 D/A 变 换器 ROM 存储器等都取得了飞速的发展 工作频率可以达到几百 MHz 但在全频段内 杂 散抑制只有−40 −50dB DDS 的相位噪声取决于时钟频率的噪声和器件本身的底部噪声 理 论上 DDS 的相位噪声是其时钟信号改善 20log(f 时钟/f 输出)dB 的相位噪声 但这种改善受到 DDS 电路底部噪声的限制 DDS 的杂散主要是由相位截断和幅度量化误差引起的 为了减少 正弦查询表的容量 只取相位累加器输出 n 的前 m 位作为查询地址 由于 m < n 使加到查 询表的相位被截断 在最后输出就会出现调相杂散 再者 当 D/A 变换器在进行数模转换时 由于其本身的非线性和位数 会出现幅度量化误差 表现在 DDS 的最后输出上就形成调幅杂 散 为了达到杂散指标−70dB 的要求 首先要选择合适的芯片 位数多线性度好的 D/A 变换 器 以及选择最佳的工作频段 滤波器等措施
第4期超低相位Biblioteka 声快速宽带频率合成器的研究25
点是杂散性能差 工作频率低 DDS+PLL 合成技术是国内外近几年很流行的一种频率合成技 术 它充分利用了 DDS 的高分辨力 低相噪 快速和 PLL 具有的良好频谱质量 快速大步进 的优点 DDS+PLL 合成技术的发展主要依赖于 DDS 性能指标的提高 随着高新技术的发展 集成化程度的提高 DDS 的性能指标有了很大的进展 国外已经研制出了许多高性能指标的 DDS 产品 这为 DDS+PLL 合成技术的发展开创了良好的前景
预制电压
晶振
÷R
PD
LF
>
VCO
÷N
<
LF
MIX
FO=1000 1010
>
谐波产生器
滤波器组
>
F1=900 1000
图 2 谐波混频式锁相环
1500MHz
谐波混频式锁相环方案如图 2 所示 它主要有参考源 谐波产生器与滤波器组 混频锁 相环三部分组成 参考源采用超低相位噪声的恒温晶体振荡器 其相位噪声指标可以达到155dBc/Hz 左右 偏离主频 10kHz 处 利用谐波产生器与滤波器组产生的 900 1000 1500MHz 频率 其步进为 100MHz 设计的谐波产生器要求各次谐波的相位噪声尽量符合 20lgM (dB)相噪恶化 由电路引起的附加噪声要小 有用频率带宽内的各次谐波幅度平坦度要好 带外的各次谐波分量尽量小 通过混频器把 VCO 的频率下变频到 100 200MHz 从而使混频 锁相环的分频比降至 10 20 大大减小了由分频比引起的相位噪声的恶化 从而实现低相位 噪声指标
3 组成框图
图 1 是 DDS+PLL 方案框图 该框图主要有三部分组成 低杂散的 DDS 大步进 快速
超低相噪 PLL2 低杂散 超低相噪的微波混频输出 PLL1 输出频率 f0=f1+f2 10MHz 以内的频率步进由 DDS 提供 10MHz 频率步进由 PLL2 提供 也就是说 它的最小
频率间隔是由 DDS 决定的 由于 DDS 的频率分辨力极高 因此 很容易实现 10 Hz 的频率步
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通信对抗
2001 年
频器引入后的组合干扰问题 根据组合频率的计算公式 选择混频器两输入频率不能有低阶 组合频率存在 另外由于混频器的 信号 端与 本振 端的隔离度有限 无用的频率会泄 漏到输出端 反映在输出频谱上有杂散分量存在 这个问题可在 VCO 和混频器之间加大隔离 来解决 另外 混频输出环还需引入动态预制电压 一方面可以提高环路的转换速度 但另 一方面由于采用了运放等有源器件 势必引入了部分噪声 解决不好对输出的相噪有很大的 影响 因此要在器件的选择和相加电路的设计上下工夫 使之附加的噪声尽可能小 本课题 较好地解决了这个矛盾
DDS 达到的主要指标如下 工作频率 10 20MHz 频率步进间隔 10Hz 非谐波杂散 ≤-70dBc 相位噪声 ≤-125dBc/Hz @10kHz 转换速度 ≤ 5 µs
4.3 低杂散 低相噪微波混频输出环
在研制完成大步进 快速 超低相噪 PLL 和低杂散 DDS 后 如何使它们有机的结合 并 使它们附加的杂散 噪声尽可能的小 是要解决的一个技术难题 为此要设计一个低杂散 低相噪微波混频 PLL 电路 混频输出环的杂散除了一般锁相环的杂散以外 还要考虑由于混
关键词 频率合成 DDS PLL 相位噪声 谐波混频
1 概述
随着微电子技术和现代通信技术的不断发展 通信对抗在电子战方面所处的地位不断提 高 通信对抗和反对抗的斗争也日趋激烈 军事方面为了获得低的截获概率和高的信息保密 性能 世界各国都在研制新的信息传输体制 例如 猝发通信 扩频通信等 跳频通信是扩 频通信的一种 以其载频的随机跳变来躲避常规接收机和干扰机的截获和干扰 使其抗干扰 能力明显提高 跳频通信具有抗干扰能力强 保密性好以及多址联网功能等优点 已被广泛 地应用于通信 电子战及电子干扰和反干扰等领域中 如何对跳频通信信号 尤其是快速的 跳频信号进行截获和干扰 已成为通信对抗领域迫切要解决的重要课题 跳频通信对抗系统 的核心部分之一是低相位噪声快速宽带频率合成器 随着跳频通信跳速的提高 频段的扩 展 对频率合成器提出了越来越高的要求 主要表现在 换频速度快 频段覆盖宽 步进间 隔小 相位噪声和杂散分量低 体积小 重量轻 功耗低以及多功能等 超低相位噪声快速 宽带频率合成器就是为此而研究的
第4期
超低相位噪声快速宽带频率合成器的研究
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大步进 PLL 达到的主要指标如下 工作频率 1000 1600MHz 最小频率步进间隔 10MHz 非谐波杂散 <-70dBc 相位噪声 ≤-112dBc/Hz @10kHz 转换速度 ≤40 µs 输出功率 +7dBm 1.5dB
4.2 低杂散 DDS
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通信对抗
2001 年
超低相位噪声快速宽带频率合成器的研究
信息产业部电子第三十六研究所 王庆生 卢胜军 王宇光
[摘要] 本文介绍了一种快速 高分辨力 低相噪 低杂散的频率合成器方 案 该方案采用 DDS+PLL 合成方法 通过大幅度降低环路内的分频比来改善 相位噪声指标 同时采用加动态预制电压的方法来提高环路转换时间 实践 证明该方案是成功的 达到的主要技术指标为 相位噪声≤-112dBc/Hz @ 10kHz 杂散≤ -70dBc 步进间隔 10 Hz 转换速度<100 µs