应用于 SAR ADC 的高能效电容阵列 DAC
高分辨率级联电容阵列SARADC可行性分析
高分辨率级联电容阵列SARADC可行性分析高分辨率级联电容阵列SARADC（Successive ApproximationRegister Analog-to-Digital Converter）是一种有效的数据转换器，广泛应用于信号处理和通信系统中。
在本文中，将对高分辨率级联电容阵列SARADC的可行性进行分析。
首先，高分辨率级联电容阵列SARADC具有较高的转换精度。
传统的SARADC通常采用二进制算法，通过逐位逼近的方式来实现高精度的模拟到数字转换。
然而，由于电容阵列的级联结构，高分辨率级联电容阵列SARADC能够利用器件间的互补性，通过微调电容的方式来提高转换精度。
因此，相比传统SARADC，高分辨率级联电容阵列SARADC具有更高的精度，能够满足对转换精度要求较高的应用场景。
其次，高分辨率级联电容阵列SARADC具有较低的功耗。
传统的SARADC通常采用并行比较器结构，每个比较器都需要消耗较大的功率。
然而，高分辨率级联电容阵列SARADC采用级联电容结构，每个比较器只需要处理一个微小的电容变化，因此功耗较低。
此外，高分辨率级联电容阵列SARADC还可以利用子小电容和交叉连接电容来实现微调，进一步降低功耗。
因此，高分辨率级联电容阵列SARADC在低功耗要求的应用场景具有较大的优势。
再次，高分辨率级联电容阵列SARADC具有较高的采样速率。
由于电容阵列的级联结构，高分辨率级联电容阵列SARADC可以将采样速率提高到很高的水平。
例如，可以将每个子电容的电荷转移到下一个电容并忽略主电容的移动，从而实现更高的采样速率。
因此，高分辨率级联电容阵列SARADC可以满足对高采样速率要求的应用场景，例如高速数据采集和实时信号处理。
最后，高分辨率级联电容阵列SARADC具有较小的面积和较简单的设计。
传统的SARADC通常需要大量的比较器和开关电容来实现高精度的模拟到数字转换。
然而，高分辨率级联电容阵列SARADC采用电容阵列结构，可以将电容的个数减少到较小的水平。
一种应用于SAR ADC的DAC电容阵列开关切换方案
1引言在自然界中的信号如光、温度、湿度等都是连续的模拟信号，而在电子世界里处理的是离散的二进制数字信号，所以模数转换器作为模拟信号和数字信号之间的桥梁将模拟信号转换为数字信号，常被应用于生物医疗、传感器和移动通信等领域。
目前较为常见的ADC类型有SAR ADC、Pipeline ADC、一种应用于SAR ADC的DAC电容阵列开关切换方案农恩宁1，李建成2（1.湘潭大学物理与光电工程学院；2.湖南德雅华兴科技研究院）摘要：本文提出一种低功耗、高精度、低复杂度的SAR ADC（逐次逼近模数转换器）的DAC电容阵列开关切换方案。
每一个电容只连接了两种参考电平，因此降低了逐次逼近逻辑电路和电容驱动电路的复杂度。
在前两次开关切换过程中不需要消耗能量，并且是单边切换，有效的降低了开关能量的消耗。
DAC 电容阵列分为完全相同的两部分，即MSB电容阵列和主电容阵列。
MSB电容采用分裂二进制电容阵列的形式，并且采用C-2C电容结构代替LSB单位电容C，减少电容失配，提高ADC的线性度。
与传统的二进制加权DAC结构相比，该方案减少了75%的DAC电容阵列面积，降低了96.90%开关能耗。
关键词：SAR ADC；分裂电容；开关切换；低功耗；高精度；低复杂度Abstract：In this letter,a more energy-efficient,area-efficient,high accuracy and low complexity DAC capacitor array switching scheme is proposed for SAR ADC.In each switching,only two reference voltages participate in the switching scheme,which reduces the complexity of digital control logic and capacitor drive circuit.In the first two switching,there is no need to consume energy,and it is one-side switching,which effectively reduces the switching energy consumption.The DAC capacitor array is divided into the identical two parts,the MSB capacitor array and the Main capacitor array.The MSB capacitor is in the form of a split binary capacitor array,and the C-2C capacitor structure replaces the LSB unit capacitor C to reduce the capacitor mismatch and improve the linearity of the pared with the traditional binary weighted DAC structure,this method can reduce the area by75%and reduce the switching energy consumption by96.90%.Keywords:SAR ADC;Split capacitor;Switching;Low power consumption;High precision;Low complexity图24位SAR ADC 切换过程Flash ADC、Sigma Delta ADC 等。
分段电容sar adc原理
分段电容sar adc原理分段电容SAR ADC原理一、引言分段电容逐次逼近型(Successive Approximation Register, 简称SAR)模数转换器(ADC)是一种常用的高精度ADC转换器。
它通过逐次逼近的方式，将模拟信号转换为数字信号。
本文将详细介绍分段电容SAR ADC的原理和工作流程。
二、分段电容SAR ADC的原理分段电容SAR ADC主要由以下几个部分组成：数字控制逻辑、比较器、DAC(数字模拟转换器)、分段电容阵列和采样保持电路。
1. 数字控制逻辑：数字控制逻辑负责控制ADC的工作流程。
它通过逐次逼近的方式，逐位地对模拟输入信号进行逼近，最终得到数字输出。
2. 比较器：比较器的作用是将DAC输出的模拟电压与输入信号进行比较，输出比较结果。
比较器通常采用高速运算放大器来实现。
3. DAC：DAC将数字控制逻辑输出的二进制码转换为相应的模拟电压输出，用于与输入信号进行比较。
4. 分段电容阵列：分段电容阵列是分段电容SAR ADC的核心组成部分。
它通过将总电容分为多个小电容单元，并通过开关控制，实现对电容的分段调节。
分段电容阵列的每个小电容单元与DAC的输出端相连，通过调节每个小电容单元的电容值，可以得到不同电压的输出。
5. 采样保持电路：采样保持电路用于将输入信号进行采样，并在转换过程中保持其稳定。
采样保持电路通常由开关和电容组成，通过控制开关的状态，将输入信号进行采样并保持在电容上。
三、分段电容SAR ADC的工作流程分段电容SAR ADC的工作流程可以分为以下几个步骤：1. 初始化：首先，数字控制逻辑将比特位数设定为要转换的目标精度，并将比特位数设置为最高有效位(Highest Significant Bit, 简称HSB)。
2. 比较：数字控制逻辑将DAC输出的电压与输入信号进行比较。
如果DAC输出的电压大于输入信号，则将当前比特位设为1，否则设为0。
3. 逼近：根据当前比特位的值，数字控制逻辑调整分段电容阵列的电容值，使得DAC输出的电压逼近输入信号的电压。
单调开关转换方案分析——以SAR ADC为例
单调开关转换方案分析——以SAR ADC为例摘要：以SAR ADC为例，对单调开关转换方案进行分析，对其工作流程进行总结。
用MATLAB软件对采用单调结构电容转换方案的10 位SAR ADC的电容转换能耗进行仿真，并推导出单调开关转换方案平均能耗的表达式。
关键词：单调开关转换；SAR ADC；能耗1 引言分段电容 SAR ADC 工作过程分为采样，保持和电荷重分配三个阶段[1]。
转换过程中，DAC电容根据逻辑信号连接Vref或者GND，完成信号的二进制转换过程称为开关转换方案。
2 单调开关转换方案分析图1为3位SAR ADC单调开关转换方案。
该方案采用差分结构，具有抑制电源噪声、地噪声，消除偶次谐波干扰及共模干扰等优点[2]。
图1 3位SAR ADC的单调开关转换方案在采样过程中，比较器正、反相输入端所连接的电容的上极板分别与模拟输入信号Vip和Vin相连，所有电容的下极板都连接到基准电平Vref。
在采样结束后，采样开关断开，电容的连接状态不变，比较器直接进行第一次比较，这一过程能耗为0。
图2 采用单调开关转换方案的N位SAR ADC工作流程图第一次比较完成后，电容状态控制电路会根据第一次比较的结果对电容阵列的连接状态进行相应的调整：比较器高电平一侧的最高位电容会由接Vref改接到地，其他电容连接状态保持不变。
当电容阵列完成第一次转换后，比较器将进行第二次比较，同理，根据比较结果，比较器高电平一侧的次高位电容会由接Vref 改接到地，其他电容保持上一连接状态不变，继续进行第三次比较，得到最低位数字码，整个转换过程到此结束。
对该方案中电容阵列的转换过程进行归纳和总结，得出如图2所示的SAR ADC工作流程图。
采用单调结构电容转换方案的N位SAR ADC的电容阵列在整个转换过程中，只需进行N-1次转换，且每次转换只需要改变一个电容的连接状态即可，大大降低了能耗，并且简化了后续电容状态控制电路的设计。
一种应用于10MHz8位SAR ADC的分段式DAC电路设计
单 调 性 。 电荷 按 比例 缩 放 ＤＡＣ是 当前 运 用 最 广 泛 的 ＤＡＣ结构 ，兼有 采 样 保 持 功 能 和 高 精 度 的特 点 ， 当 ＤＡＣ的位 数 比较 高 时 ，由 于 电 容 阵 列 呈 现 二 进 制 指 数 关 系 递增 ，电 容 的取 值 范 围 很 广 ，增 加 了 电 容 的 失 配 ，降低 了精 度 的 同 时 还 增 加 了芯 片 面 积 ，并 且 由 于大 电容 的充 放 电时 间 比较 长 ，很 大 程 度 上 影 响 了 电 路 的转换 速度 。 因此 ，本 文在 传 统 电 荷 按 比例 缩 放 ＤＡＣ结 构 的基 础 上 ，提 出一 种 分 段 式 结 构 的 ＤＡＣ 电 路 ，增加 缩 放 电 容 Ｃ ，工 作 在 １０ ＭＨｚ采 样 时 钟 频 率 下 ，具 有 面 积 小 、功 耗 低 的 特 点 ，可 以 实 现 ８位 ＳＡＲ ＡＤＣ的模 数 转 换 。 １ ＤＡＣ 结 构 的 选 取
２０１８，３７（２）：１０４．１０７．
Ｄｅｓｉｇｎｉｎｇ ａ ｓｅｃｔｉｏｎａｌ ｓｔｒｕｃｔｕｒｅ ＤＡＣ ｆｏｒ １ ０ ＭＨｚ ８－ｂｉｔ ＳＡＲ ＡＤＣ
Ｘｕ Ｗｅｉｊｉａ ，Ｔｉａｎ Ｊｕｎｊｉｅ ，Ｌｉ Ｙａｎｂｉａｏ ，Ｘｕ Ｆｅｎｇｈｕｉ。
（１． Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｓｃｉｅｎｃｅ，Ｔｈｅ Ａｒｍｙ Ｅｎｇｉｎｅｅｒｉｎｇ ｏｆ ＰＬＡ ，Ｎａｎｊｉｎｇ ２１ １ １０１，Ｃｈｉｎａ； ２．Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｔｈｅ Ａｒｍｙ Ｅｎｇｉｎｅｅｒｉｎｇ ｏｆ ＰＬＡ，Ｎａｎｊｉｎｇ ２１１１０ｌ，Ｃｈｉｎａ）
工 作 于 １．２ Ｖ 电 源 电 压 ，１０ ＭＨｚ采 样 频 率 ，使 用 Ｃａｄｅｎｃｅ公 司 Ｓｐｅｃｔｒｅ系 列 软 件 对 设 计 的 电路 进 行 仿 真 。 仿 真 结 果 显 示 ，该 分 段
SARADC简介
SARADC简介SAR型（逐次逼近型）摘要：逐次逼近寄存器型(SAR)模数转换器(ADC)占据着⼤部分的中等⾄⾼分辨率ADC市场。
SAR ADC的采样速率最⾼可达5Msps，分辨率为8位⾄18位。
SAR架构允许⾼性能、低功耗ADC采⽤⼩尺⼨封装，适合对尺⼨要求严格的系统。
本⽂说明了SAR ADC的⼯作原理，采⽤⼆进制搜索算法，对输⼊信号进⾏转换。
本⽂还给出了SAR ADC的核⼼架构，即电容式DAC 和⾼速⽐较器。
最后，对SAR架构与流⽔线、闪速型以及Σ-Δ ADC进⾏了对⽐。
引⾔ 逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps (每秒百万次采样)的中等⾄⾼分辨率应⽤的常见结构。
SAR ADC 的分辨率⼀般为8位⾄16位，具有低功耗、⼩尺⼨等特点。
这些特点使该类型ADC具有很宽的应⽤范围，例如便携/电池供电仪表、笔输⼊量化器、⼯业控制和数据/信号采集等。
顾名思义，SAR ADC实质上是实现⼀种⼆进制搜索算法。
所以，当内部电路运⾏在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC采样速率仅是该数值的⼏分之⼀。
SAR ADC的架构尽管实现SAR ADC的⽅式千差万别，但其基本结构⾮常简单(见图1)。
模拟输⼊电压(V IN)由采样/保持电路保持。
为实现⼆进制搜索算法，N位寄存器⾸先设置在中间刻度(即：100... .00，MSB设置为1)。
这样，DAC输出(V DAC)被设为V REF/2，V REF是提供给ADC的基准电压。
然后，⽐较判断V IN是⼩于还是⼤于V DAC。
如果V IN⼤于V DAC，则⽐较器输出逻辑⾼电平或1，N位寄存器的MSB保持为1。
相反，如果V IN⼩于V DAC，则⽐较器输出逻辑低电平，N位寄存器的MSB清0。
随后，SAR控制逻辑移⾄下⼀位，并将该位设置为⾼电平，进⾏下⼀次⽐较。
这个过程⼀直持续到LSB。
上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。
一种应用于TMR磁强计的12位SAR ADC
一种应用于TMR磁强计的12位SAR ADC 作者：梅金硕崔天宝来源：《哈尔滨理工大学学报》2020年第06期摘要：设计了一种应用于隧道磁阻（TMR）磁强计中的12位逐次逼近型模数转换器（SAR ADC）。
其中，DAC电路采用改进式的分段电容阵列，减小面积的同时保证采样精度不受分段耦合电容的影响，采用优化时序以消除外接共模电平的需要并减弱采样过程中MOS 开关非理想效应的影响，额外添加失调存储技术以消除电路中的直流失调电压。
基于0.35um BCD低压工艺对该结构进行电路设计，利用Cadence Spectre进行指标仿真。
仿真结果表明，该SAR ADC对带宽500KHz的模拟正弦信号转换信噪比（SNR）达到67.86dB，有效位数达到10.98位，整体功耗仅为5.75mW，满足TMR磁强计接口电路中模数转换器的性能要求。
关键词：TMR磁强计;SAR ADC;模数转换器;分段电容式DOI：10.15938/j.jhust.2020.06.004中图分类号： TN431.1文献标志码： A文章编号： 1007-2683（2020）06-0023-07A 12-bit SAR ADC for Tunnel Magnetoresistance MagnetometerMEI Jin-shuo， CUI Tian-bao（School of Sciences， Harbin University of Science and Technology， Harbin 150080，China）Abstract：A 12-bit successive approximation type analog-to-digital converter is designed for tunnel magnetoresistance magnetometer. An improved segmented capacitor array is employed in the DAC circuit adopts， which can reduce the area and ensure the sampling precision not to be influenced by the segmented coupling capacitor. Meanwhile， optimized timing is used to eliminate the need for external common-mode level and to reduce the non-ideal effect of MOS switch during sampling process， and additional offset storage technology is added to eliminate the DC offset voltage in the circuit. Based on the 0.35um BCD low-voltage process， the circuit design of the structure is carried out， and the index simulation is carried out by Cadence Spectre. The simulation results show that the signal-to-noise ratio （SNR） of the ADC is up to 67.86 DB at 500 KHz bandwidth， and the effective bit number is up to 10.98 bits. The total power consumption of the ADC is only 5.75 mW， which meets the performance requirements of the Analog-to-digital converter circuits of the TMR magnetometer interface circuit.Keywords：TMR magnetometer; SAR ADC; analog-to-digital converter; segmented capacitance0 引言隨着集成电路、惯性制导、便携式测量等方面需求的不断增加，对各种传感器以及接口电路的精度要求也随之提高[1-2]。
SAR-ADC调研报告
SAR-ADC调研报告SARADC 调研报告一、引言在当今的电子技术领域，模数转换器（ADC）扮演着至关重要的角色，它实现了模拟信号到数字信号的转换，使得各种电子设备能够处理和分析来自现实世界的信息。
其中，逐次逼近型模数转换器（SARADC）因其在精度、速度、功耗和成本之间的良好平衡，在众多应用中得到了广泛的应用。
二、SARADC 的基本原理SARADC 的工作原理基于逐次逼近的思想。
它通过将输入的模拟电压与一个内部的数字模拟转换器（DAC）产生的逐步变化的参考电压进行比较，从而确定对应的数字输出。
首先，SAR 逻辑控制电路将最高有效位（MSB）设置为 1，其余位为 0，并通过 DAC 将这个数字值转换为模拟电压。
然后，将这个模拟电压与输入的模拟信号进行比较。
如果模拟电压小于输入信号，MSB 被保留为 1；否则，MSB 被重置为 0。
接下来，对次高位进行同样的操作，重复这个过程，直到所有位都被确定。
最终，SARADC 输出的数字代码就是与输入模拟信号相对应的数字值。
三、SARADC 的主要特点1、高精度SARADC 能够实现较高的精度，通常可以达到 12 位至 16 位甚至更高的分辨率，适用于对精度要求较高的测量和控制系统。
2、中等转换速度其转换速度一般在几 kSPS（千次每秒）到几百 kSPS 之间，能够满足大多数中低速应用的需求。
3、低功耗由于其工作原理相对简单，SARADC 在工作时消耗的功率较低，这对于电池供电的便携式设备来说是一个重要的优势。
4、面积小、成本低SARADC 的结构相对简单，不需要复杂的模拟电路，因此芯片面积较小，制造成本相对较低。
四、SARADC 的性能指标1、分辨率指 ADC 能够分辨的最小模拟电压变化量，通常用位数表示。
2、转换速率表示完成一次模数转换所需的时间，单位为每秒转换次数。
3、量化误差由于 ADC 的有限分辨率导致的输入模拟信号与输出数字信号之间的偏差。
4、线性度包括积分线性度和微分线性度，反映了 ADC 输出数字值与输入模拟值之间的线性关系。
一种应用于12 bit SAR ADC C-R混和式DAC
一种应用于12 bit SAR ADC C-R混和式DAC
谢海情;陈振华;谷洪波;曹武
【期刊名称】《电子设计工程》
【年(卷),期】2024(32)12
【摘要】针对ADC中功耗、精度与成本之间相互制约的问题,提出一种应用于12 bitSARADC的混合电容电阻型(C-R)DAC结构。
高6位采用温度计编码的电容阵列结构;低6位选择电阻阵列结构。
对电路进行非线性分析选取合理的元件尺寸。
另外,采用非交叠时钟电路作为开关控制时序,避免开关切换时引起瞬态毛刺导致电容电荷泄露。
基于GSMC 95 nm工艺,完成电路、版图设计与仿真,并完成流片测试,DAC版图总面积为317.2μm×262.5μm,流片测试结果表明,DNL的范围为-0.38~+0.44 LSB,INL的范围为-0.73~+0.4 LSB,满足12位ADC的设计要求。
【总页数】5页(P113-117)
【作者】谢海情;陈振华;谷洪波;曹武
【作者单位】长沙理工大学物理与电子科学学院;湖南品腾电子科技有限公司【正文语种】中文
【中图分类】TN492
【相关文献】
1.一种应用于10 MHz 8位SAR ADC的分段式DAC电路设计
2.一种用于14 bit SAR ADC的DAC设计
3.一种带自校准的12-bit SAR-ADC设计
4.一种应用于SAR ADC的DAC电容阵列开关切换方案
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SAR ADC功率技术规格的谜团
SAR ADC 功率技术规格的谜团逐次逼近寄存器(SAR)型ADC 的谜团之一，或者至少是造成严重混淆的原因，就是计算系统级的确切电源需求。
经研究发现，相关技术手册对于该技术规格让人难以捉摸，而且令人沮丧。
SAR ADC 提供一种低功耗方法来测量输入信号。
很多时候，功耗与采样速率成正比，可形成非常高效的测量系统。
这就意味着，为计算ADC 的总功耗，需要考虑所有的电源引脚。
对于SAR 转换器，通常有三个潜在的功耗轨：VDD 电源、参考输入和数字接口IO 电源。
VDD 电源向模拟电路和ADC 内核供电。
对于需要外部基准电压的SAR，参考输入是一个开关电容输入，其在SAR 转换位校验期间消耗充电电流。
这可能是非常重要的功耗源，其取决于ADC 吞吐速率以及内部电容DAC 的尺寸。
ADC 吞吐速率越高，转换位校验(电容充电)越多，因此消耗在电容DAC 阵列的电流越多。
同样，更大的电容DAC 就意味着更多的电容需要充电，这就造成了更高的电流消耗。
如果采用大的电容DAC，会对基准电压源驱动电路造成问题，可能需要更高功率的基准电压源电路。
对于模拟输入也是一样，在采集过程中需要更强的驱动放大器来驱动更高的电容DAC 负载。
有时，与模拟输入相关的其它电路通过基准电压源供电，这就进一步增加了功耗。
一些ADC 带有内部基准电压源缓冲器，使参考输入具有高阻抗。
在这种情况下，缓冲器通过另一个电源引脚来提供必要的基准电流。
数字IO 电源消耗功率取决于吞吐/输出数据速率，以及数据输出线路的负载条件。
同样，因为传输转换数据需要更高的时钟频率，所以ADC 吞吐速率更高意味着数字IO 的功耗更大。
由于充放电的原因，数据输出线路的任何电容。
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（ Ｎａ ｔ ｕ ｒ ａ ｌ Ｓ ｃ ｉ ｅ ｎ ｃ ｅ Ｅ ｄ ｉ ｔ ｉ ｏ ｎ ）
文章编号 ：１ ０ ０ ０ — ５ ６ ５ Ｘ（ ２ ０ １ ５ ） ０ ９ － ０ ０ ４ ７ — ０ ７
应 用于 Ｓ Ａ Ｒ Ａ Ｄ Ｃ的高能效 电容阵列 Ｄ Ａ Ｃ 术
胡云峰 李斌 吴朝 晖
Ｆ ｏ ｕ ｎ ｄ ａ ｔ ｉ ｏ ｎ ｉ ｔ ｅ ｍｓ ： Ｓ ｕ ｐ ｐ ｏ ｓ ｅ ｄ ｂ ｙ ｔ ｈ ｅ Ｎ ａ ｔ ｉ ｏ ｎ ａ ｌ Ｎ ａ ｔ ｕ ｒ ａ ｌ Ｓ ｃ ｉ ｅ ｎ ｃ ｅ Ｆ ｏ ｕ ｎ ｄ ａ ｔ ｉ ｏ ｎ ｏ ｆ Ｃ ｈ ｉ ｎ ａ （ ６ ０ ９ ７ ６ ０ ２ ６ ） ａ ｎ ｄ ｔ ｈ ｅ Ｇ ｅ ｎ ｅ ｒ ａ ｌ Ｐ ｒ ｏ ｇ ｒ ａ ｍ ｏ ｆ ｔ ｈ ｅ
３ ７ ． ４ ８ ％ ， ７ ４ ． ９ ６ ％ 、 ８ １ ． ２ ６ ％ 、 ８ ７ ． ５ ２ ％ ， ９ ６ ． ８ ９ ％ 、 ９ ７ ． ６ ６ ％
电容 ， 总 电容值 分别 为 Ｃ、 Ｃ 、 ２ Ｃ 、 ４ Ｃ 、 ８ Ｃ、 １ ６ Ｃ和 ３ ２ Ｃ， 第 ２个 电容单 元至第 ７个 电容 单元 之 间依 次通过 开 关连接． 各 电容单元 的 顶板 通 过 开 关 依 次连 接 到 外
（ １ ． 华南理工大学 电子 与信息 学院 ， 广东 广 州 ５ １ ０ ６ ４ ０ ； ２ ． 电子科技大 学中山学院 ， 广东 中山 ５ ２ ８ ４ ０ ２ ）
摘
要 ：电容 阵列数模转 换 器（ Ｄ Ａ Ｃ） 是逐 次 逼近 型模 数 转换 器 （ Ｓ Ａ Ｒ Ａ Ｄ Ｃ ） 的 主要 能耗 来
具 体 工作 步骤 如下 ． １ ） 采样 ． 将 所 有 电容 单 元 的 内部 开 关 闭合 ， 并 将 子 电容底 板 通过 开 关 选 择 连 接共 模 电压 ， 模 拟 输 入 信 号经 过 电容 阵列 数 模 转换 器 得 到保 持 信 号 ， 比 较 器输 入端 信 号为
１ 高 能效 电容 阵 列 Ｄ Ａ Ｃ结 构
对于a1转换由于电压调整采用电压单调降低技术同相电容阵列第3个电容单元的电容接入电压转为接地没有产生能耗因此只有同相电容阵列个电容单元产生了能耗a1的转换能耗为cvcm8式12可整理为1613对于a2转换由于电压调整采用电荷共享技术同相电容阵列第3个电容单元的电容接入电压保持接cm不变因此同相电容阵列的第电容单元都产生了能耗a2的转换能耗为a2cvcm2cvcm1615同理可得到b1b2g1g2h1h2的转换能耗都为cv在进行第i次比较时转换能耗为1dj216由于第次比较没有产生能耗因此一个采样周期的电容阵列转换能耗为第3位saradc的输出码有2种情况将所有输出码的电容阵列转换能耗取平均即为平均能耗即matlab中进行仿真几种10位电容阵列dac结构的平均能耗如表所示转换能量随输出码的变化如图所示平均能耗随位数的变化如图6所示
部信 号输 入端 和 比较 器 输 入 端 之 间 ， 底板 通 过 开 关 选 择 连接共 模 电压 ． 或 参考 电压 或地 ．
２ 高能 效 电容 阵列 Ｄ ＡＣ工作 流 程
图 ２为 Ⅳ位 高能效 电容 阵列 Ｄ Ａ Ｃ工作 流程 图 ，
和９ ８ ． ８ ４ ％． 为进 一步 降低 电容 阵列 Ｄ Ａ Ｃ的能 耗 ， 文 中提 出了一 种高 能效 电容 阵列 Ｄ Ａ Ｃ结 构 ， 并对 该 结 构 的能耗 进 行 了分析 ．
文 中设计 的 ８位 差 分 Ｓ Ａ Ｒ Ａ Ｄ Ｃ的 高能 效 电容
收稿 日期 ： ２ ０ １ ５ — ０ ３ — １ ７
基 金 项 目 ：国家 自然 科 学 基 金 资助 项 目（ ６ ０ ９ ７ ６ ０ ２ ６ ） ； 国家 自然 科 学 基 金 面 上 项 目（ ６ １ ５ ７ １ １ ９ ６ ）
中图分类号 ： Ｔ Ｎ ４ ３ ２
ｄ ｏ ｉ ： １ ０ ． ３ ９ ６ ９ ／ ｊ ． ｉ ｓ ｓ ｎ ． １ ０ ０ ０ ５ ６ ５ Ｘ ． ２ ０ １ ５ ． ０ ９ ． ０ ０ ８
近年来 ， 逐 次逼 近 型模 数转 换 器 （ Ｓ Ａ Ｒ Ａ Ｄ Ｃ） 因 其 能耗 低而 广泛 应 用 于 植 入 式 、 便 携 式 和 穿戴 式 电 子 设备 ¨ ． Ｓ Ａ Ｒ Ａ Ｄ Ｃ由电容 阵列 Ｄ Ａ Ｃ、 比较器 和逐
阵列 Ｄ Ａ Ｃ结 构 如 图 １ 所示 ， 该 电容 阵列 Ｄ Ａ Ｃ由 同 相 电容 阵列 和反相 电容 阵列 组 成 ， 同相 电容 阵列 和 反相 电容 阵列 分别 包 含 ７个 电容单 元 ， 从 右 到左 编 号依 次为 １ — ７， 其 中分 别 包 含 １ 、 １ 、 １ 、 ２、 ３ 、 ４ 、 ５个 子
华 南 理 工 大 学 学 报 （自 然 科 学 版 ）
第４ ３卷 第 ９期
２ ０ １ ５年 ９月
Ｊ ｏ ｕ ｎａ ｒ ｌ ｏ ｆ Ｓ ｏ ｕ ｔ ｈ Ｃｈ ｉ ｎ ａ Ｕｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ ｏ ｆ Ｔｅ ｃ ｈ ｎｏ ｌ ｏ ｇ ｙ
Ｖｏ １ ． ４３ Ｎｏ ．９ Ｓｅ ｐ ｔ ｅ ｍ ｂｅ ｒ ２０１ ５
源之一 ． 为 降低 电容阵列 Ｄ Ａ Ｃ的 能耗 ， 提 出 了一 种 高能 效 电容 阵列 Ｄ Ａ Ｃ结构 ， 该 结构 电容
阵列 中各 电容单元 通过开 关依 次连接 ． 在 前 两次比较周期 中 ， 由于采 用 了顶板采样 和 电压移 位 技术 ， 电容 阵列 Ｄ Ａ Ｃ没 有产生 能耗 ； 在 之后 的比较周期 中， 由于采 用 电荷 共享和 电压 单调 降低技 术 ， 电容 阵列 Ｄ Ａ Ｃ产 生 了很 少的 能耗． 仿 真 结 果表 明 ， 相 比 于传 统 的 电容 阵列 Ｄ Ａ Ｃ 结构 ， 文 中提 出的高能效 电容 阵列 Ｄ Ａ Ｃ结构 可降低 ９ ９ ． ２ ２ ％ 的能耗 ， 节省 ７ ５ ％ 的 面积 ． 关键词 ： 逐次逼近寄存器； 模数转换 ； 电容阵列 Ｄ Ａ Ｃ ； 高能效
次逼近开关控制器 ３部分组成 ， 其 中电容阵列 Ｄ Ａ Ｃ 和 比较器 是 Ｓ Ａ Ｒ Ａ Ｄ Ｃ能 耗 的 主要 来 源 ． 到 目前 为止 ， 已有 不 少 可减 少 电容 阵列 Ｄ Ａ Ｃ 能 耗 的 结 构 。 ， 。 与 传 统 的 电容 阵列 Ｄ Ａ Ｃ结 构 相 比 ， 电荷 回 收结 构 Ｊ 、 电荷 共 享结 构 』 、 电容 分 裂结 构 Ｊ 、 分 裂 结合 结 构 、 单 调 结 构 、 共模 电压 结 构 、 三 电 平结 构 引、 共模 电压单 调 （ Ｖ ＭＳ ） 结构¨ 、 混 合 电容 （ Ｈ Ｃ Ｓ ） 结构 ¨ 的能耗 分别 降低 了 １ ２ ． ５ ２ ％、 ２ ４ ． ９ ９ ％、