0501-VHDL程序的基本结构

所谓“并行”，指的是这些并行语句之间没有执 行顺序的先后之分。
并行处理语句的局部化

在实际逻辑设计时，我们不一定希望所有的逻辑 语句同时工作，怎么办？ 换句话：如何能让不同部分的语句“有条件地” 起作用？ 解决办法：挑出来、加条件！ 使用条件语句吗？ 不行！！！ 用适当的语法来表达：就引入了
进程语句
1、为了用起来像个函数的样子，不妨加个 port关键词，把输入输出引脚象参数一样排列 起来。
2、很好地表达了4个输入引脚，1个输出引脚。 3、提供给别人调用。
1、内部功能实现的细节 2、T1、T2似乎有点奇怪，哪来的？ 3、那我们也规定先定义，后使用！
VHDL语言如何做的？
Library IEEE； Use IEEE.STD_LOGIC_1164.ALL;


件互连关系。通常用于层次式设计。
结构体描述的三种方法
例 二选一数据选择器
ENTITY mux IS PORT(d0, d1:IN BIT; sel:IN BIT; Q:OUT BIT)； END mux;
ARCHITECTURE behave OF mux IS BEGIN PROCESS(d0,d1,sel) BEGIN IF sel=’0’ THEN q<=d0; ELSE q<=d1; END IF; END PROCESS; END behave;
ENTITY mux IS PORT(d0,d1,sel:in bit; q:out bit); END mux; Architecture dataflow of mux is signal tmp1,tmp2,tmp3:bit; Begin tmp1<=d0 and sel; tmp2<=d1 and (not sel); tmp3<=tmp1 or tmp2; q<=tmp3; End dataflow;
1) 行为级描述：
只表示输入和输出 间转换的行为，它 不包含任何结构的 信息（硬件特性、 连线方式、逻辑行 为方式）。
RTL级描述（数据流描述方式）

举例： PORT(d0,d1,sel : IN BIT； q : OUT BIT； bus : OUT BIT_VECTOR(7 DOWNTO 0) )；
…
（1）端口名：赋予每个外部引脚名称，通常用 一个或几个英文字母，或者用英文字母加数字 命名之，例如：d0，d1，sel。 （2）端口方向：用来定义外部引脚的信号方向。
端口数据类型

标准类型: BIT 单点
和
BIT_VECTOR


扩展类型: STD_LOGIC 和
STD_LOGIC_VECTOR
多点（总线）

扩展类型需要库和程序包的支持，并且需要在程序中指明 使用时需要加入以下两个语句：


LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
… …
结构体的语法格式
结构体中的说明语句是对结构体的功能描述语 句中将要用到的信号(SIGNAL)、数据类型 (TYPE)、常数(CONSTANT)、元件(COMPONENT)、 函数(FUNCTION)和过程(PROCEDURE)等加以说明 的语句。
在一个结构体中说明和定义的数据类型、常数、 元件、函数和过程只能用于这个结构体中，若 希望其能用于其他的实体或结构体中，则需要 将其作为程序包来处理。
仪器与电子学院
可编程逻辑器件应用
主讲人：刘文怡
第五讲 VHDL程序的基本结构

VHDL语言设计的基本单元及其构成 结构体的子结构描述 包集合、库及配置

要求： 掌握硬件描述语言的基本框架结构； 了解硬件描述语言的库、程序包和配置；
前节内容回顾

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实体声明

实体声明语法：
ENTITY 实体名 IS [类属参数说明]； [端口说明]； END 实体名；
d0 d1 q sel


举例：
ENTITY mux IS PORT(d0，d1，sel：IN BIT； q：OUT BIT )； END mux；
实体的声明

实体名必须与文件名相同，否则编译时会出错。
结构体的描述方法：行为级描述、RTL（数据流）级 描述、结构描述（逻辑元件连接）
结构体的一般书写格式
ARCHITECTURE 结构体名 OF 实体名 IS
[定义语句]内部信号，常数，数据类型，函数等的定义；
BEGIN 功能描述语句[并行处理语句]； END 结构体名；
实体名必须是所在设计实体的名字，结构体名由 设计者定义，但当一个实体具有多个结构体时， 结构体的取名不可重复。
结构体的语法格式
常数说明 结 构 体 说 明 结 子程序说明 构 体 块语句 结 构 体 功 能 描 述 进程语句 信号赋值语句 子程序调用语句 元件例化语句 例化元件说明 数据类型说明 信号说明
结构体的并行处理语句

具体描述结构体的行为及其连接关系。 在结构体中的语句都可以是并行执行的， 语句的书写顺序不决定语句的执行顺序。
定义语句


定义语句位于ARCHITECTURE 和BEGIN之间，用 于对结构体内部所使用的信号、常数、数据类型和 函数进行定义。 举例：ARCHITECTURE behave OF mux IS SIGNAL tmp: BIT; BEGIN

END behave; 结构体的信号定义和实体的端口说明一样，应有信 号名称和数据类型定义，不用说明信号方向，因为 是结构体内部连接用信号。
配置Configuration）
VHDL程序的基本单元解释


实体：
描述所设计系统的外部接口信号,是可见的；
结构体：描述系统内部的结构和行为，是不可见的；


配置： 选取所需单元组成系统设 计的不同版本；
包集合：存放各种设计模块都能共享的数据类型、
常数、子程序和函数等；

库：
存放已经编译的实体、结构体、包集合和 配置。
process begin Output <= A or B; wait on A, B; end process;


进程语句举例
ENTITY mux IS PORT(d0,d1,sel :in q :out END mux;
bit; bit
);
Architecture dataflow of mux is SIGNAL tmp1,tmp2,tmp3:bit; Begin q<=tmp3; process(d0,d1,sel) begin tmp1<=d0 and sel; tmp2<=d1 and (not sel); tmp3<=tmp1 or tmp2; end process; End dataflow; 28
敏感信号d0,d1,sel 任一信号发生变 化就执行
进程里面的语句

可以放置任何信号代入语句； 可以放置一般并行语句； 可以放置条件、分支、循环语句；

不可以放置进程语句（嵌套）；
结构体三种描述方式

行为描述：
对设计实体按算法的路径来描述。采用进程语句顺 序描述设计实体的行为和功能。 寄存器传输描述（数据流描述）： 通过描述数据流程的运动路径、方向和运动结果， 实现设计实体的行为和功能。 结构描述（逻辑元件连接描述）： 采用并行处理语句描述设计实体内的结构组织和元
方向定义 IN OUT INOUT BUFFER 含义 输入 输出（结构体内部不能再使用） 双向 输出（结构体内部可再使用）
请注意 OUT与 BUFFER 的区别
ENTITY test IS PORT(a: IN STD_LOGIC; b1,c1: OUT STD_LOGIC; b2: BUFFER STD_LOGIC; c2: OUT STD_LOGIC); END test; ARCHITECTURE a of test IS BEGIN b1 <= not(a); c1 <= b1; --Error b2 <= not(a); c2 <= b2; END a;
d0 d1 sel
q
d0 d1 sel
& &
≥ 1
q
VHDL程序的基本构成
一个完整的VHDL语言 程序通常包含5个部分： 库 (Library)
库、包集合 实体（Entity）
结构体1 （Architecture）
进程、 块、子程序
结构体n
包集合 (Package)
必 备 部 分
实体 (Entity) 结构体 (Architecture) 配置 (Configuration)
PROCESS语句的工作机理

任何一个敏感信号发生变化都将启动process内部的所有 并行语句执行一次。 Process语句可以不带敏感表，但是要在end process; 前加 入wait on 信号1，信号2，…； 注意：process语句敏感表 和wait on语句只能有一个。 process (A, B) begin Output <= A or B; end process;
实体用于定义电路的输入输出引脚，但并不描述 电路的具体结构和实现的功能。 大小写不敏感。

实体声明注意事项
实体的类属参数说明（了解）

类属参数说明是实体说明中的可选项，必须放在