锁存器与触发器
锁存器、触发器、寄存器和缓冲器的区别
锁存器、触发器、寄存器和缓冲器
一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号
DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC（专用集成电路）设计中应该说比ff（触发器）要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。（用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一）
优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
《基于Proteus的数字电路分析与设计》课件第6章锁存器和触发器
T触发器特性表
T触发器特性方程
T Q n Q n1 T Q n Q n1
000 1 0 1 011 1 1 0
Qn1 TQn TQn
T=1
状态图
T=0
0
1
T=0
T=1
T触发器特性方程
Qn1 Qn
6.2.6 触发器的功能转换
目 前 生 产 的 时 电 平 触 发 制 触 发 器 定 型 产 品 中 只 有 JK 触 发 器和D型触发器。其它功能的触发器可由这两种触发器转化 而成。JK、D 触发器转化为 T′触发器
6.2.4 触发器功能汇总
4. T触发器和T＇触发器功能描述 如果将JK触发器的J、K端连接在一起，并将输入端命名
为T，就得到T触发器。
T
1J
CP
C1
1K
Q
T
1T
CP
C1
Q
Q
Qn1 TQn TQn
Q
当T触发器的输入端固定地接高电平时，就得到T＇触发器
“1” 1T
Q
CP
C1
Q
Qn1 Qn
6.2.4 触发器功能汇总
6.2.1 电平触发的触发器
4.电平触发D触发器的电路结构和逻辑符号
G3
D
&
G5 1
G1
&
Q
CP
锁存器和触发器的介绍
⑴ 当E=0时(使能端无效)： 无论D为何值，与门 被封住，G3=G4=0，基本 RS锁存器保持原态不变。 ⑵ 当E=1时(使能端有效)： G3G4门被打开，输入信号进入基本RS锁存器。
G 4 1 S S D, G 3 1 R R S D,
34
三、逻辑门控D锁存器真值表(功能表)
Q n 1 D
38
⑵ 当E=0时(使能端无效)：
C 1, C 0
D锁存器的等效电 路如右下图所示： 电路D信号的输入通 道被切断，其切断前瞬间 送入的D信号就被锁存在 电路中。 Q n 1 Qn
Q n 1 Q n
39
三、传输门控D锁存器真值表(功能表)
1, Q 0 若原来的 Qn 0, Q n 1 则现在仍是 Qn 1 0, Q n 1 1
则现在仍是 Q
因此我们把这种输出状态叫做保持原态，即此时 的输出不仅与目前的输入状态有关而且与前一个时刻 电路的状态有关(凸现其记忆功能)。
12
n 1
n 1
4、当输入 S 0, R 0 时： G1门输入0 时，输出 Qn1 1 G2门输入0 时，输出 Q n1 1 当输入信号结束，S R 1 回到了高电平时，电路就出问题 了。G1门和G2门开始竞争。 n 1 n 1 若G1门的速度快，则可能导致 Q 0, Q 1 若G2门的速度快，则可能导致 Qn 1 1, Q n 1 0 我们把这种混乱的输出状态叫不定态，实用中 必须禁止使用的状态。用约束条件 S R 1 来规范。
锁存器与触发器
一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DA TA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DA TA_IN的值传给Q，也就是锁存的过程）。
应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
电路中的触发器与锁存器
电路中的触发器与锁存器
电路中的触发器和锁存器是数字电子电路中非常重要的组件。它们
在计算机、通信设备和各种数字系统中起着关键的作用。触发器和锁
存器可以存储和传输二进制数据，是数字电路中的存储单元。
一、触发器
触发器是一种多稳态逻辑电路，可以存储和处理二进制数据。它可
以将输入信号通过时钟脉冲的触发而切换到输出端。触发器有两个稳态，即使时钟信号停止，触发器的输出也会保持不变。在数字电路中，常用的触发器有SR触发器、D触发器、JK触发器和T触发器等。
SR触发器是最简单的触发器之一，它有两个输入端，分别是S （Set，设定）和R（Reset，复位）。当S和R都为低电平时，输出保
持不变；当S为高电平，R为低电平时，输出为高电平；当S为低电平，R为高电平时，输出为低电平；而当S和R都为高电平时，则为
禁止状态。
D触发器也是一种常用的触发器，它只有一个输入端D。当时钟信
号到来时，输入端的值被传送到输出端。这使得D触发器非常适用于
数据存储、寄存器和移位寄存器等应用。
JK触发器是一种可改变输出状态的触发器。它有两个输入端，分别是J（Set）和K（Reset）。当时钟信号到来时，JK触发器的输出将根
据J、K的状态进行切换。当J和K同时为1时，输出反转；当J和K
同时为0时，输出保持上一个状态不变；当J为1，K为0时，输出为1；而当J为0，K为1时，输出为0。
T触发器是一种特殊的JK触发器，它只有一个输入端T（Toggle，翻转）。当时钟信号到来时，T触发器的输出将根据输入端的状态进行翻转。如果T为1，输出翻转；如果T为0，输出保持不变。
第5章 锁存器与触发器
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
为了提高可靠性，我们希望存储电路在一个时 钟周期内只在脉冲的边沿进行一次状态更新。
只在时钟边沿瞬间工作的存储电路称为触发器 (Flip-Flop)。相应地，将在时钟有效电平期间工作 的存储电路称为锁存器。
《数字电路与逻辑设计》
触发器的实现方法之一是采用主从式结构。主 从式SR触发器的电路结构如下图所示，将两级门 控SR锁存器级联，第一级称为主(Master)锁存器， 时钟CLK1=CLK；第二级称为从(Slave)锁存器，时 钟CLK2=CLK。
由于门控D锁存器在时钟有效电平期间输出始 终跟随输入信号发生变化，因此称为“透明的”D 锁存器。
《数字电路与逻辑设计》
【例5-1】对于高电平有效的门控D锁存器，已知时 钟CLK和输入信号D的电压波形如下图所示。画出 在时钟CLK和输入信号D的作用下锁存器的输出Q 和Q的电压波形。假设锁存器的初始状态为0。
FF1
FF2
S
1S
Qm
锁存器和触发器区别
一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。
应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
锁存器与触发器
Q
≥1 R
浙江万里学院电子信息学院 2009.10
Q
Chapt3 锁存器与触发器
R S Qn
1 1
功 能 表
Q n 1
0 1 1 1 0 0 不定 不定
功能
0
Q
n 1
Q
n
1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 0 1
保持
Qn1 1
置1
Q n1 0
Chapt3 锁存器与触发器
1状态：Q＝1、 Q ＝0 0状态：Q＝0、 Q ＝1
表示低电平有效
Reset为置0端（或复位端） Set为置1端（或置位端）
非号“－”：表示低电平有效 浙江万里学院电子信息学院 2009.10
Chapt3 锁存器与触发器
锁存器：一种对脉冲电平敏感的存储单元电路
特定电平作用下改变状态 触发器：一种对脉冲边沿敏感的存储单元电路 时钟脉冲上升沿或下降沿变化的瞬间
E R S Q Q
不 变
置 1
不 变
置 不 置 0 变 1
不 置 变 0
不 不 不 变 变 变
E E
CP CP
浙江万里学院电子信息学院 2009.10
Chapt3 锁存器与触发器
锁存器
G1 ≥1 Q
R
G2 ≥1 S
锁存器和触发器
E=1时的等效电路： C =0,C=1 G1 TG1导通 1 D Q TG2断开 TG1
TG2
TG TG
G1 1
Q
1 Q G2
Q=D
C Q
E=0时的等效电路： C =1,C=0
G1 1 TG1 TG2 D Q
Q不变
E
3.2 D锁存器
（2）传输门控D锁存器 电路结构：
C D TG1 C C TG2 1 G3 1 C G2 G4 1 C Q TG C TG G1 1
工作原理：
（1）R=0，S=0
状态不变
Q RQ Q S Q
逻辑表达式
0R
G1 ≥1
Q
≥1 S G2
Q
或非门基本SR锁存器逻辑图
S S Q
≥1
0S
G2
Q
R
R
Q
国标逻辑符号
3、锁存器
3.1 SR锁存器
（1）基本SR锁存器（或非门）
（2）R=0，S=1
置1
（3）R=1，S=0
置0
0R
G1 ≥1
≥1 & S G3 Q3 G1
Q
S=1，R=1：Qn+1= Ф，输出不确定！
3、锁存器
3.1 SR锁存器
（2）逻辑门控SR锁存器：输出波形
2 E S R Q3 Q4 3 4
第4章锁存器与触发器
第四章 锁存器和触发器
4.1概述 4.2锁存器 4.2.1 SR锁存器的基本原理 4.2.2 D锁存器的基本原理 4.3 触发器 4.3.1 RS型触发器的基本原理 4.3.2 JK触发器的基本原理 4.3.3 D触发器的基本原理
4.1概述
根据以上两式，可得基本SR锁存器的功能表， 如表4.1所示。
4.2.1 SR锁存器的基本原理
4.2.1 SR锁存器的基本原理
当S=R=0时，对应表4.1的第1行。根据式 （4.2.1）和式（4.2.2），这两个输入信号 对两个或非门的输出Q 和 Q 不起作用，电路 状态保持不变，可存储1位二进制数据。 表4.1的第2、3行分别为锁存器的置0和置1 操作。在Q=0，R=0的条件下，当S端出现 逻辑1电平时， Q 端输出电压下降，电路便 迅速转换为Q=1状态。若原来状态为Q=1， 则S端出现的1电平不改变其状态。电路是对 称的，置0操作将使锁存器置为Q =0。
大多数数字系统中，除了需要具有逻辑运算和算 术运算功能的组合逻辑电路外，还需要具有存储 功能的电路，而构成存储电路的基本存储单元便 是锁存器和触发器。 锁存器与触发器是数字系统中的基本单元，具有 存储功能，它能够存储一位二进制数字。因此， 它们是一个具有记忆功能的基本数字逻辑电路。
4.1概述
锁存器和触发器的区别和异同
锁存器和触发器的区别和异同
锁存器---对脉冲电平敏感，在时钟脉冲的电平作⽤下改变状态
触发器---对脉冲边沿敏感，其状态只在时钟脉冲的上升沿或下降沿的瞬间改变
'触发器' 泛指⼀类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这个状态直到下⼀个或另⼀个触发信号来到时, 触发信号可以⽤电平或边沿操作.
'锁存器'是触发器的⼀种应⽤类型. 在 CMOS 电路中典型的锁存器 (LATCH) 是由两个反相器和两个数据开关组成, 其中输⼊数据开关在闸门 (GATE) 电平操作下开启送⼊数据. 当闸门关闭后, 另⼀个数据开关开启, 使两个反相器的串联闭合, 形成 RS 触发器类型的正反馈电路, 数据保持在这个 RS 触发器中, 以达到锁存的⽬的, 直到下⼀个闸门周期.
由两个这样的锁存器可以级联成主从结构, 并执⾏互补的操作. 即前⼀个送⼊数据时, 后⼀个保持先前的数据, ⽽前⼀个锁存数据时, 后⼀个送⼊这个新数据到输出端. 形成⼀个边沿触发的 D 触发器, ⽽闸门控制信号成为触发器的时钟. 也可以认为 D 触发器是⽤时钟边沿锁存数据的, 但习惯上不称其为锁存器 LATCH.
在 CMOS 芯⽚内部经常使⽤锁存器, 但是在 PCB 板级结构上, 建议⽤触发器在时钟边沿上锁存数据. 这是因为在锁存器闸门开启期间数据的变化会直接反映到输出端, 所以要注意控制闸门信号的脉冲宽度. ⽽对于触发器, 只考虑时钟的边沿.
数电中的解释
触发器：能够存储⼀位信号的基本单元电路称为“触发器”；
5、锁存器和触发器
T触发器
在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值 的不同，具有保持和翻转功能的电路，即当T＝0时能保持状态 不变，T＝1时一定翻转的电路，都称为T触发器。
T
1J C1 1K CP
Q
Q
Q
Q
1T C1 T CP
电路图
逻辑符号
T触发器特性方程：
Q
n 1
TQ T Q T Q
74F系列TTL电路74F112利用传输延迟的JK触发器逻辑图,与上述电路现比， 增加了直接置1、置0端 G12 G11
&
G4
SD
K CP
&
Q4
G13
>1
Q
&
&
G23
RD
J
&
G3
Q3
&
G22
>1
G21
Q
1J R CI 1K S
Q
Q
74F112的功能表 输入 输出 输入 输出
SD
L
RD CP J K Q
即置0。称 RD端为置0端(或称复位端），低电平有效。
CP 1时：TG 1、TG4截止，TG 2、TG3导通，若 RD 0、 S D 1，则Q / 1、Q / 0, Q 0、 Q 1，
锁存器和触发器
能存储1位二进制数据的逻辑单元电路称为 锁存器或触发器。3个特点： （1）具有两个能够自动保持的稳定状态，用来 存储数据0和数据1； （2）在输入信号作用下，它们的两个逻辑状态 之间可以相互转换； （3）输入信号不变或撤去后，其能够将所存储 数据长久保存。
约定如下：Q＝1、＝0为1态；Q＝0、＝1为0态。
2. 主从JK触发器 （1）电路组成
图4-13 主从JK触发器 a）逻辑电路图 b）逻辑符号
（2）工作原理 当CP＝1时，主触发器动作
Qn1 S RQn S RQn J Qn KQnQn J Qn KQn 当CP＝0时，从触发器动作
Qn1 S R Qn Qn QnQn Qn
4.2 基本SR锁存器 4.2.1 用与非门构成的基本SR锁存器 1. 电路组成
图4-1 用两个与非门构成的基本SR锁存器
2. 工作原理
当d＝0、d＝1时，无论现态Qn是1还是0，次态 Qn+1均为1态； 当d＝1、d＝0时，无论现态Qn是1还是0，次态 Qn+1均为0态； 当d＝1、d＝1时，现态Qn是1，次态Qn+1亦为1； Qn为0，Qn+1亦为0； 当d＝0、d＝0时，无论现态Qn是1态还是0态， 次态Qn+1＝＝1，两个互补的次态同为1。称这种状 况为不定状态“ф” 。
锁存器和触发器
2. 传输门控D锁存器
电路结构和工作原理
C
D
TG1
G1 Q
C C TG2 C
Q G2
C
C
G3
G4
E
21
(a) E=1时
TG1导通， TG2断开 Q=D
(b) E=0时
TG2导通， TG1断开 Q 不变
3. 门控D锁存器符号
D 1D
Q
E
C1
Q
22
4. 特性表和特性方程
E D Qn+1 0 x Qn 10 0 11 1
（1）工作原理
R=0、S=1 置1
无论现态Q n为0或1，锁存器的次态为1态。 信号消失后 （R=0、S=0）新的状态将被记忆下来。
0 G1
R
11
Q
0 G1
R
01
Q
G2
S
1
Q0
若现态 Q n = 1
8
G2
S
1
Q0
若现态 Q n = 0
4.2.1 基本SR锁存器
（1）工作原理
R=1 、 S=0 置0
1
0
1 1
0
1
1
0
34
01 0
2. 有同步清零端的D触发器
所谓同步清零是指，清零信号只有在CP的有效触发沿到来 时，才能将触发器清零。
第五章 锁存器和触发器讲解
R(Reset Direct)-直接置“0”端(复位端)
S(Set Direct)-直接置“1”端(置位端)
机电工程学院
17
基本SR锁存器应用举例
干扰 脉冲
（a）电路
机械开关 (b)输出电压波形
机电工程学院
18
S
S
R
A有0 就置1
由B到A
由A到B
R
B有0 就置0
S
利用基本RS触发器消除机械开关振动的影响
1
1
SD 0
RD 0
若G2先翻转，则锁存器为“1”态
机电工程学院
13
(4) SD=0，RD = 0
当信号SD= RD = 0同 时变为1时， 由于与非门的翻转时 间不可能完全相同，
“0”态
Q
Q
.1 若先翻转
0
1
.1
锁存器状态可能是 “1”态，也可能是
& G1
& G2
“0”态，不能根据输 1 1 1 10
1
28
2. 工作原理
1
CP 0
F从封锁
F从状态保持不变。
Q
Q
Q
Q
F从
SCR
SD
C
RD
0
F主打开
F主状态由J、K决 定，接收信号并
Q F主 Q S C R
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vI /vO
TG
vO /vI
TN C
C
C
υI / υO
等效电路
υo/ υI
2、CMOS传输门电路的工作原理
C
设TP:|VTP|=2V， TN:VTN=2 VI的变化范围为－5V到+5V。
vO /vI TN TP
+5V
vI /vO
5V到+5V
+5V 5V
c=0=-5V， c =1=+5V 1）当c=0， c =1时 GSN= -5V (－5V到+5V)=(0到-10)V GSN< VTN, TN截止 GSP=5V (-5V到+5V)=(10到0)V GSP>0, TP截止
R G1 ≥1
G1 ≥1
R
0
Q
1
1
Q
1
G2 ≥1 S Q
G2
0
≥1 S
Q
1 若初态 Q n = 0
1
0
若初态 Q n = 1
R=1 、 S=0
无论初态Q n为0或1，锁存器的次态为0态。 信号消失后
新的状态将被记忆下来。 1
G1 ≥1
R
1
Q
0
R
1
G1 ≥1 Q
0
0
G2 ≥1 S Q S
G2 ≥1 Q
TN C
+5V
vO = vI
传输门的应用
传输门组成的数据选择器 C=0 TG1导通, TG2断开 L=X C=1 TG2导通, TG1断开 L=Y
2. 传输门控 D 锁存器 (a) 电路结构
C D TG1 C C TG2
C
(b)工作原理
E=1时
G1 1 Q
E=0时
TG2导通， TG1断开 Q 不变
5 锁存器和触发器
教学基本要求
1、掌握锁存器、触发器的电路结构和工作原理
2、熟练掌握SR触发器、JK触发器、D触发器及
T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性
概述
1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
与该当前的输入信号有关，而且与此前电路的状态有关。
三态与非门(TSL )
当CS= 3.6V时
三态与非门真值表
CS
数据输入端 A 0 0 B 0 1
输出端L
1 1
1
1
1
0
1
1
0
0
当CS= 0.2V时 真值表
CS
数据输入端
A 0 0 1 B 0 1 0
输出端L
1 1 1
1
1
0 ×
1
×
____
0
高阻
高电平
使能
L = AB
L= Z
CS =1 CS = 0
1 1 1 1 0 0 0
0 1 0 1 0 1 0
0 1 1 1 0 0 1①
0
0
1
1①
① 由于竞争冒险引起状态的不定，也即当 SD和RD同时由0跳转为1后状态不定
表5.2.2 与非门构成的SR锁存器特性表
3）工作波形(设初态为0） 画工作波形方法： 1. 根据锁存器信号敏感电平,确定状态转换时间 2. 根据锁存器的逻辑功能确定Qn+1。
0
R 0 0 1 1 0 0 1 1
Q n Qn 0 1 0 1 0 1 0 1
S=1 R=0
+
说 明
S=X R=0
1
0 0 0 0 1 1 1 1
0 1 状态不 变 1 0 0 置0 1 置1 1 － 状态不 － 定
S =0 R =1
状态转换图用于电路设计：已知状态的转换，确定S、R
的逻辑值
图5.2.1 或非门构成的SR锁存器
’
’
a.电路图 b.图形符号
图5.2.2 与非门构成的SR锁存器
5.2.1 SR锁存器
电路的初态与次态
1. 基本SR锁存器
R G1 ≥1 Q
初态：R、S信号作用前Q端的状态.
初态用Q n表示。
+VDD 或非门 G1 Q T3 或非门 G2 Q T6
T1 T4 T2 T5
5V
C
开关断开，不能转送信号
2）当c=1， c =0时 a、I=5V~3V
C
5V
TP +5V
GSN=5V (－5V~+3V)=(10~2)V
GSN>VTN, TN导通
vO / vI
vI / vO
– 5V
b、I=3V~5V
GSP= 5V (－3V~+5V) =2V ~ 10V GSP > |VT|, TP导通 C、I=3V~3V TN导通，TP导通
SD RD Q Q*
0 0
0 0
0 1
0 1
1 1 0
0 1 1
0 0 1
1 1 1
0 1 0
1 0 1
1 1 0
0 0① 0①
① 由于竞争冒险引起状态的不定，也即当 SD和RD同时由1跳转为0后，状态不定
表5.2.1 或非门构成的SR锁存器特性表
低电平有效
S’D
’D R
Q Q*
1 1 0 0 1 1 0
S
≥1
Q
R S
1 1 1 0
Q
不变
Q
不变
S R
S R
Q Q
1 0 1
0 1
不定
≥1
R
Q
0 0
1 0
约束条件:
S +R = 1
画工作波形
S
Q
R
Q
功能表
S
1
R
0 1
1
1
0 1
1 1
1
0
1 0 1 0
1 1
R S
1 1 1 0 0 0 1 0
Q
不变
Q
不变
1
1 0
不 定
0 1
不定
Q Q
不变 置1 不变 置1 不变 置0
…
1 1D
…
C1 C1
LE OE
1
…
…
OE =1
E
Q0
Q1
Q7
三态门为高阻态,数据 不能输出
74HC/HCT373的功能表
输 入 工作模式
OE LE
L
L L
Dn
内部锁存 器 状 态
E=1： Q3 = S
状态发生变化。 S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0
S G3 E
1 0
& &
Q
& Q3
≥1
Q
S
G1
S=1，R=1：Qn+1= Ф
3、 逻辑功能的几种描述方式：
2) 特性方程
1) 逻辑功能表 （E=1）
S R Qn Qn+1 0 1 0 0 1 1 － － 说 明 状态不变
0
0
1
0
1
1
若初态 Q n = 1
若初态 Q n = 0
S=1 、 R=1
无论初态Q
n为0或1，锁存器的次态 Q
n
、Q n 都为0 。
锁存器的输出既不是0态，也不是1态 0
R
1
G1 ≥1
1
Q
0
当S、R 同时回到0时，由于两个与非
门的延迟时间无法确定，使得触发器
最终稳定状态也不能确定。
G2 ≥1 S Q
G2 ≥1 S
R
Q
S
次态：R、S信号作用后Q端的状态.
次态用Q n+1表示。
1) 工作原理
R=0、S=0
无论初态Q n为0或1，锁存器的状态不变
R G1 ≥1
0
G1 ≥1
1
Q
1
R
0
0
Q
0
G2 ≥1 S
Q
0
G2 ≥1 S
Q
0 若初态 Q n = 1
0 若初态 Q n = 0
1
R=0、S=1
无论初态Q n为0或1，锁存器的次态为为1态。 信号消失 后新的状态将被记忆下来。 0 0
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2、锁存器与触发器 共同点： 具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个 锁存器或触发器能存储一位二进制码。
E E
CP
不同点：
锁存器---对脉冲电平敏感的存储 电路，在特定输入脉冲电平作用下 改变状态。 触发器---对脉冲边沿敏感的存储电 路，在时钟脉冲的上升沿或下降沿 的变化瞬间改变状态。
E
G3 1
C
3. 锁存器的动态特性
C G1 1 TG TG
2
D E
tSU tW tpLH
tH tpHL
D
TG
1
TG C C
Q
C
1 G2
Q
Q
建立时间tSU :表示D信号对E下降沿的最少时间提前量。 脉冲宽度tW :为保证D信号正确传送到Q和 Q 保持时间tH :确保数据的可靠锁存的最少时间。 延迟时间tpLH:输出从低电平到高电平的延迟时间; 延迟时间tpHL:高电平到低电平的延迟时间。
Q
S 0
n1
n = f (S R Q )
0 0
0 0 1 1 1 1
0 0
1 1 0 0 1 1
0 1
0 1 0 1 0 1
RQn
00
01
11
10
0 1
1 1
0 ×
wk.baidu.com0 ×
置0
置1 状态不定
1
= S RQn SR = 0 约束条件 Qn
1
4、状态转换图 逻辑功能表
S S=0 R=X
D G1 1 TG
1 TG 2
C
D
TG1导通， TG2断开 Q=D
G1 1 TG 1TG
2
Q
Q
1
Q C
E
1 0
G3 1
C
0 1
G4 G2 1
1 0
1 G2
Q
1 G2
Q
2. 传输门控 D 锁存器 (b) 工作波形
C D TG
1
TG C C
2
G1 1 TG TG 1 G4 G2 1 C C
Q
D E
Q
Q Q
VO1
Q
e
稳态点 (d Q=1)
VI2
1 G2 VO2
c
Q
0
介稳态 点
a
b
稳态点 (Q =0)
I1
概述
一、能用于记忆1位二进制信号的基本单元电 路统称为触发器
二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T）
5.2 SR锁存器 SR是各种触发器的基本构成部分 一、电路结构与工作原理
S R Q
S悬空时S =X R =1 Q不变
开关接 B振动
2. 逻辑门控SR锁存器 1、电路结构 简单SR锁存器
R G4 & Q4 G2 ≥1 Q
国标逻辑符号
E ≥1 Q3 G3 G1 Q
R E S
1R E1 1S
Q
& S
Q
使能信号控制门电路
2、工作原理
E=0：
状态不变 Q4 = R
R G4 R G2 & & & Q4 ≥1
与非逻辑
A
逻辑符号
B CS
高阻状态
&
EN
L
4. 典型集成电路
CMOS八D锁存器- 74HC/HCT373 传输门控 D 锁存器 D0 D1 D7 … 传输门控 制
1 1D C1 C1 1 1
E E
LE=0 锁存器的状态不变 LE=1 锁存器的状态随Dn变化 OE =0 三态门使能,数据输出
1 1D C1 C1
5、工作波形 E=1期间的S 、 R信号影响锁存器的状态。 E=0为低电平期间锁存器状态不变。
E S
R E S
1R E1 1S
Q
Q
S 0 0 逻辑功能的四种描述方式: 1 1 功能表、特性方程、状态转换图 、波形图。
R Q
逻辑功能表 R Qn+1 0 Qn 1 0 0 1 1 Ф
5）动作特点：E=1期间电路对信号敏感，并按S 、 R信号改变 锁存器的状态。
反馈
双稳态存储单元
1、电路结构 ——电路具有记忆1位二进制数据的功能。 2、逻辑状态分析 如Q=1
VI1
G1 1
VO1
Q1 1
VI1
G1 1
如Q=0
VO1
Q0 0
VI2
1 G2 VO2
Q 0
VI2
1 G2 VO2
Q 1
3. 模拟特性分析
O1 = I2
I1 = O2 O1
VI1
G1 1
D 锁存器的功能表 E 0 1 1 D × 0 1 Q 不 变 0 1
Q
不变 1 0
功能 保持 置0 置1
E=0 E=1
不变 D=0 D=1 S =0 R=1
Q=0
S =1 R=0
Q=1
CMOS传输门(双向模拟开关)
1. CMOS传输门电路 电路
C
逻辑符号
C
TP vI /vO
+5V 5V
vO /vI
不变
不定
5）、应用举例 ---去抖动电路
+5V
R
开关闭合时
vO vO +5V t0 t1
开关断开时
t0 t1
t
+5V 100k A S B 100k +5V R ≥ 1 S 1 74HCT0 2 0 ≥ Q 1
去抖动电路工作原理 开关起始状态:接B, R = 0 S =1 Q=0 悬空时 R =X S =1 Q不变 开关接A时振动,Q=1 开关转接A, R = 1 S =0 Q=1
CP
双稳态存储单元电路
双稳态的概念
介稳态
双稳态存储单元电路
G1 1
稳态 0
稳态 1
Q
双稳态电路的特点是：它有两个 G2 稳定状态，在没有外来触发信号的作 1 Q 用下。电路始终处于原来的稳定状态。 由于它具有两个稳定状态，故称为双 电路有两个互补的输出端 稳态电路。在外加输入触发信号作用 下，双稳态电路从一个稳定状态翻转 Q端的状态定义为电路输出 状态。 到另一个稳定状态。
S 0 R 0
Qn 0
Q n 1
S R
S R
0
0
Q Q
1
0
0
S R
Q Q
0
0
1 0
0
0
0
1
0
0
0
0 0 1 1 1 1
0
1 1 0 0 1 1
1
0 1 0 1 0 1
1
0 0 1 1 不确定 不确定
不变 置1 不变 置0 不变 置1 不变
4）用与非门构成的基本SR锁存器
、
a.电路图
b.功能表
c.国标逻辑符号
1
0
约束条件:
SR = 0
2）逻辑符号与逻辑功能
S R
0 0 1 1 0 0 1
逻辑功能表
Qn
0 1 0 1 0 1 0
Q n 1
0 1 0 0 1 1 不确定
S R
S R
Q Q
0 0 0 0 1 1 1
不变 置0
S为置1端，R为置0端， 且都是高电平有效
置1
1
1
1
不确定
状态 不确定
高电平有效
5.2.2 D 锁存器
1. 逻辑门控 D 锁存器
逻辑电路图
R
E 1
G4 Q4 &
国标逻辑符号
G2 Q
≥1
D
G5
1D E1
Q
E
& ≥1 Q3 G3 G1 Q
D
Q
S
该锁存器有几种工作状态?有非定义状态吗?
1. 逻辑门控 D 锁存器 逻辑功能
R=D G4 & Q4 E G5 1 & Q3 D S= D G 3 ≥1 G1 Q G2 ≥1 Q