Cadence DDR总线仿真技术

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基于Cadence的DDR源同步时序仿真研究

基于Cadence的DDR源同步时序仿真研究作者：唐万明范朝元来源：《现代电子技术》2014年第08期摘要：以DDR高速总线为例，通过对DDR源同步时序的分析，以此提供一个高速PCB 设计中高速总线时序完整的分析方法，从而使设计中的高速总线频率达到真正高速度和大的时序裕量。

在此创新地在时序分析过程打破纯粹的理论公式推导，结合仿真分析软件，采用理论计算和仿真图形相结合的方法，使时序分析变得更加简化和直观。

这种分析方法在其他高速总线分析中也得到广泛应用，并在实践中得到有效验证。

关键词：时序完整性；建立时间；保持时间；飞行时间；缓冲延时中图分类号： TN710⁃34 文献标识码： A文章编号： 1004⁃373X（2014）08⁃0075⁃04 Research of DDR source synchronization time⁃sequence simulation based on CadenceTANG Wan⁃ming， FAN Chao⁃yuan（Chongqing Jinmei Communication Co.，Ltd.， Chongqing 400030， China）Abstract：Taking high⁃speed DDR bus as an example， a complete time⁃sequence analysis method about high⁃speed bus in high⁃speed PCB design is proposed according to the DDR source synchronization time⁃sequence analysis to enable the frequency of high⁃speed bus in design to achieve really high⁃speed and large time⁃sequence margin. The innovation of this paper lies in the time⁃sequence analysis process， which breaks the purely theoretical formula derivation and makes time⁃sequence analysis become more simple and intuitive by combining with simulation analysis software and adopting the method of combining theoretical calculation with simulation graphics. This analysis method has been widely used and well proven in practice in other high⁃speed bus analyses.Keywords： time⁃sequence integrity； setup time； hold time； flight time； buffer delay在高速PCB设计中，从广义的角度来看，信号完整性包括时序完整性，时序分析是信号完整性分析中最为复杂的部分[1]。

cadence仿真流程

Poqi0552002-7-10开始在Ａｌｌｅｇｒｏ中准备好进行ＳＩ仿真的ＰＣＢ板图转换ＩＢＩＳ库到ｄｍｌ格式并加载给器件加载对应模型定义板子的地线、电源电压调整ＰＣＢ板叠层结构满足阻抗要求设置仿真参数用探针（Ｐｒｏｂｅ）指定仿真信号线生成仿真结果报告、设定报告包括的参数提取电路拓扑结构更改不同的电路条件重复仿真仿真结果分析电气约束规则的定义结束Ｃａｄｅｎｃｅ　仿真步骤第一章在Allegro 中准备好进行SI 仿真的PCB 板图1）在Cadence 中进行SI 分析可以通过几种方式得到结果：z Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。

z 使用SpecctreQuest 打开*.brd ，进行必要设置，通过处理直接得到结果。

这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。

z 直接打开SigXplore 建立拓扑进行仿真。

2）从PowerPCB 转换到Aleegro 格式在PowerPCb 中对已经完成的PCB 板，作如下操作：在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。

图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All ”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0以下版本格式，否则Allegro 不能正确导入。

3）在Aleegro 中导入*.ascPCB 板图在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3个必要参数：图1.3 转换阿三次文件参数设置窗口i.在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii.指定转换后的文件存放目录然后运行“Run ”，将在指定的目录中生成转换成功的.brd 文件。

DDR2 SDRAM仿真技术

随着存储器接口的数据速率越来越高，在接收端保证信号完整性和满足时序要求变得更加困难。

尤其是DDR2 SDRAM 。

DDR2 SDRAM 的数据传输高，延迟和设计容差少，建立时间、保持时间和偏移(Skew)时间都仅有几十皮秒。

本文介绍DDR2 SDRAM 设计的简单原理，并讨论如何使用Cadence 公司的Allegro 工具对DDR2 SDRAM 设计进行板级仿真。

DDR SDRAM 的出现使传统的同步时钟方式转变成在时钟的上升沿和下降沿同时进行数据采样(图1)。

这种方式能够提供数据的传输速率，但对设计的延迟和时序提出了更严格的要求。

根据Micron 公司的资料，数据率为533Mbps 的DDR2 SDRAM 大约允许585ps 左右的板级设计容差。

如果扣除信号完整性和电源完整性的容差后，允许线路延迟的容差仅有30ps 左右，因此仅采用数据线等长设计方法已无法符合要求。

图1：DDR SDRAM 的源同步方式。

此外，DDR2 SDRAM 采用ODT(On-Die Termination)工作模式(图2)，即DDR2 SDRAM 内部有终端电阻。

ODT 模式在活动状态下启动，在待机状态下关闭，以便降低信号的反射，提高信号质量，降低功耗。

不过，有必要对终端电阻是否适合进行验证。

图2：DDR2 SDRAM 的ODT 的结构。

DDR 设计流程开关电源设计学习图3为DDR2 SDRAM 应用PCB 设计流程，它表明了信号完整性和电源完整性的分析和布局布线之间的关系。

图3：DDR2 SDRAM 的PCB 设计和仿真流程。

DDR2 SDRAM 应用的板级仿真高速电路的板级仿真包括板前仿真和板后仿真两部分。

板前仿真对电路的拓扑结构进行分析，先利用Allegro 仿真工具对设计的层叠进行设计来满足阻抗要求，然后对整个电路板的电源噪声问题进行评估，选择合适的去耦电容来稳定电源信号，减少噪声。

对关键网络的拓扑结构采用Allegro SigXp 空间解析功能来分析信号反射和串扰的影响，并依据分析的结果，总结相应的设计规则，比如最大导线长度、最大并行线路长度、最小导线间距、导线间的长度误差等设计规则。

CADENCE仿真步骤

CADENCE仿真步骤
Cadence是一款电路仿真软件，它可以帮助设计师创建、分析和仿真
电子电路。

本文将介绍Cadence仿真的步骤。

1.准备仿真结构：第一步是准备仿真结构。

我们需要编写表示电路的Verilog或VHDL代码，然后将它们编译到Cadence Integrated Circuit (IC) Design软件中。

这会生成许多文件，包括netlist和verilog等文件，这些文件将用于仿真。

2.定义仿真输入输出信号：接下来，我们需要定义仿真的输入信号和
输出信号。

输入信号可以是电压、电流、时间和其他可测量的变量。

我们
需要定义输入信号的模拟和数字值，以及输出信号的模拟和数字值。

3.定义参数：参数是仿真中用于定义仿真设计的变量，这些变量可以
是仿真中电路的物理参数，如电阻、电容、时延、输入电压等，也可以是
算法参数，如积分步长等。

4.运行仿真：在所有参数和信号都设置完成后，我们可以运行仿真。

在运行仿真之前，可以使用自动参数检查来检查参数是否正确。

然后，使
用“开始仿真”命令即可启动仿真进程。

5.结果分析：在仿真结束后，我们可以使用结果分析器来查看输出信
号的模拟和数字值，以及仿真中电路的其他特性，如暂态分析、稳态分析、功率分析等。

以上就是Cadence仿真步骤。

DDR总线的仿真分析方法

DDR I/II总线的仿真分析方法DDR总线概览DDR全名为Double Data Rate SDRAM ，简称为DDR。

现在市场上的DDR已经发展到了DDR II，速度可以支持到667MT/s。

FBD（Fully Buffered DIMM）也即将在市场上推出，速度更快。

DDR I和DDR II对比参考表1。

DDR I SDRAM DDR II SDRAM时钟频率 100/133/166/200MHz 200/266/333MHz数据传输率200/266/333/400MT/s 400/533/667MT/s工作电压 2.5V 1.8V针脚数184Pin 200Pin、220Pin、240Pin(240Pin为主流标准) 封装技术TSOP-II/CSP CSP（FBGA）封装最大功率418毫瓦318毫瓦猝发长度2/4/8 4/8L-BANK数量最多4个最多8个CL值 1.5、2.5、3.5、3 3、4、5AL值无0、1、2、3、4接口标准SSTL_2 SSTL_188 4系统最高P-BANK数量新增特性ODT、OCD Calibration、Posted CAS,AL表1：DDR I 和DDR II对比表DDR II几个新增特性的含义是：ODT（ On Die Termination）,DDR I 匹配放在主板上，DDR II把匹配直接设计到DRAM芯片内部，用来改善信号品质。

OCD(Off Chip Driver)是加强上下拉驱动的控制功能，通过减小DQS与/DQS(DQS是数据Strobe，源同步时钟，数据的1和0由DQS作为时钟来判断) Skew(时滞)来增加信号的时序容限（Timing Margin）。

Posted CAS是提高总线利用率的一种方法。

AL（Additive Latency）技术是相对于外部CAS，内部CAS执行一定的延时。

DDR 本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。

Cadence DDR总线仿真技术

Cadence Allegro Bus Simulation总线仿真——源同步分析孙海峰随着电子设计的快速进步，总线速度的提高在PCB上的实现越来越难，这样就催生了新的不受时钟制约的时序系统，即源同步时序系统。

源同步时序系统最大的优点，就是大大提升了总线的速度，在理论上信号的传送可以不受传输延迟的影响。

源同步系统的基本结构如下图所示：图1：源同步结构示意图图1是一个基本的源同步时钟系统的结构示意图。

可以看到，驱动芯片在发送数据信号的同时也产生了选通信号（Strobe），而接收端的触发器由该选通信号脉冲控制数据的读取，因此，这个选通信号也可以称为源同步时钟信号。

源同步时钟系统中，数据和源同步时钟信号是同步传输的，保证这两个信号的飞行时间完全一致，这样只要在发送端的时序是正确的，那么在接收端也能得到完全正确的时序。

整个系统在时序上的稳定性完全体现在数据和选通信号的匹配程度上，包括传输延迟的匹配，器件性能的匹配等等，只要两者完全匹配，那么我们就可以保证系统时序的绝对正确，。

然而，在实际的PCB设计中，我们往往不可能观察到总线与选通信号的匹配程度，我们就需要借助新的设计仿真软件，来实现这个功能，就此Cadence 顺应电子设计的大潮流，推出了DDR总线仿真工具Bus Simulation用以进行源同步分析仿真。

那么Cadence软件是如何来实现PCB的源同步时序分析的呢，接下来，我将详细阐述这个过程。

1、进入Cadence Allegro SI仿真界面，如下图所示：2、点击OK进入SI仿真界面，并完成SI仿真基本流程，包括：模型库添加、模型赋予、DC网络值定义等等。

图2：模型库添加与管理图3：模型赋予图4：DC直流网络定义3、完成上述SI仿真基本步骤后，就可以开始进行SI分析，包括：反射、串扰、EMI、通道分析等等，这里就不再赘述。

这里主要介绍的是新的PCB源同步时序分析工具Bus Simulation，该总线仿真针对DDR的总线进行源同步时序分析。

使用Cadence_PCB_SI应对DDR3的挑战

32

库管理
关键器件预布局
布线前规则规划
•在高速设计流程的最初阶段，硬件工程师和SI工程师需要通力合作做好PCB设计的基本要求和关键信号的规则规划
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关键器件预布局
•对于很多系统设计，主要芯片和接插件的布局已经预先确定了。可以优先执行这部分元件的布局。
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传统设计流程
项目创建和设置原理图设计规则获取和规划打包原理图 PCB设计生产文件输出
设计差异管理库管理
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设计同步
高速PCB设计流程
布线前规则规划项目创建和设置
原理图输入
前仿真分析规则驱动布局规则驱动布线布线后DRC检查后仿真验证生产文件输出
Input
Vref
10

Fly-by拓扑
•Fly-by拓扑可提高DDR3的时钟/地址/命令信号的信号完整性
DDR/DDR2 DIMM
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写入校准(Write Leveling)
•补偿因fly-by拓扑带来的数据选通对于时钟的时序偏移
12

• 建立和保持时间的要求从数值上不再是单一值，而是随着地址/数据信号的变化沿斜率的变化而变化
20

DDR3设计的主要挑战 - 信号质量
• 阈值电压
– 直流和交流 – 噪声裕量
• 过冲和下冲
– 幅值 – 面积
• tVAC
– 信号在阈值上停留的最小时间
• 眼图
– 计算了抖动后的有效数据窗口
• 拓扑结构
– 数据类信号：点对点拓扑 – 地址类信号：Fly-By拓扑
• 信号线阻抗
– 例如地址类信号，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm – 允许的阻抗误差百分比

DDR2 SDRAM仿真分析概要

DDR2 SDRAM仿真分析概要发布: 2008-7-05 06:08 | 作者: webmaster | 来源: 本站原创| 查看: 0次DDR2 SDRAM仿真分析概要随着存储器接口的数据速率越来越高，在接收端保证信号完整性和满足时序要求变得更加困难。

尤其是DDR2 SDRAM。

DDR2 SDRAM的数据传输高，延迟和设计容差少，建立时间、保持时间和偏移(Skew)时间都仅有几十皮秒。

本文介绍DDR2 SDRAM设计的简单原理，并讨论如何使用Cadence公司的Allegro工具对DDR2 SDRAM设计进行板级仿真。

DDR SDRAM的出现使传统的同步时钟方式转变成在时钟的上升沿和下降沿同时进行数据采样(图1)。

这种方式能够提供数据的传输速率，但对设计的延迟和时序提出了更严格的要求。

根据Micron公司的资料，数据率为533Mbps的DDR2 SDRAM大约允许585ps左右的板级设计容差。

如果扣除信号完整性和电源完整性的容差后，允许线路延迟的容差仅有30ps左右，因此仅采用数据线等长设计方法已无法符合要求。

图1：DDR SDRAM的源同步方式。

此外，DDR2 SDRAM采用ODT(On-Die Termination)工作模式(图2)，即DDR2 SDRAM内部有终端电阻。

ODT 模式在活动状态下启动，在待机状态下关闭，以便降低信号的反射，提高信号质量，降低功耗。

不过，有必要对终端电阻是否适合进行验证。

图2：DDR2 SDRAM的ODT的结构。

DDR设计流程图3为DDR2 SDRAM应用的PCB设计流程，它表明了信号完整性和电源完整性的分析和布局布线之间的关系。

图3：DDR2 SDRAM的PCB设计和仿真流程。

DDR2 SDRAM应用的板级仿真高速电路的板级仿真包括板前仿真和板后仿真两部分。

板前仿真对电路的拓扑结构进行分析，先利用Allegro仿真工具对设计的层叠进行设计来满足阻抗要求，然后对整个电路板的电源噪声问题进行评估，选择合适的去耦电容来稳定电源信号，减少噪声。

北大数字集成电路课件cadence仿真简介

逻辑门电路优化
根据仿真结果，可以对逻辑门电路进行优化，如减少门电路数量、降低功耗等，以提电路的整体性能。
案例二：触发器电路设计与仿真
触发器电路设计
利用Cadence的原理图设计工具，可以设计各种触发器电路，如RS触发器、D触发器、 JK触发器等。
触发器电路仿真
通过Cadence的仿真工具，可以对设计的触发器电路进行功能仿真和时序仿真，以验证电路的正确性和稳定性。
02
CATALOGUE
Cadence软件介绍
Cadence公司概况 01
成立时间：1988年
02
总部地点：美国加利福尼亚州
经营范围：电子设计自动化（ EDA）软件、半导体知识产权（ IP）和设计服务
03
行业地位：全球最大的电子设计自动化（EDA）软件供应商之一
04
Cadence软件特点与优势
一步提升。
随着人工智能、物联网等技术的快速发展，数字集成电路的应用领域将不断扩大，对设计的要求也将不断提高。
新兴技术如光计算、生物计算和量子计算等将为数字集成电路设计带来新的机遇和挑战。
THANKS
感谢观看
设置仿真参数
03
配置仿真环境
使用Cadence工具中的电路编辑器或第三方工具建立电路模型，并导入网表文件。
根据仿真目标设置合适的仿真参数，如仿真时间、步长、输入信号等。
选择合适的仿真库和工艺文件，配置仿真所需的环境变量和路径。
运行仿真并查看结果
启动仿真
在Cadence工具中启动仿真，并监控仿真的运行状态。
07
CATALOGUE
总结与展望
课程总结
01
介绍了数字集成电路的基本原理和设计方法，包括逻辑门电路、组合逻辑电路、时序逻辑电路等。

DDR信号完整性仿真介绍

DDR信号完整性仿真介绍（一）说到DDR，相信很多小伙伴在上学的时候都没有接触过。

作者也一样，大学的时候学习过单片机，学习过DSP，但是没有接触过DDR。

刚开始接触信号完整性仿真时，是从DDR仿真开始的，可是对DDR完全不了解，怎么办，很多基础知识只能求助于书本和网络了。

本文适合刚接触DDR仿真的网友学习，资深高手就请绕道了，当然，也欢迎资深大神前来指导，或许您漫不经心的一句评论，就能一语点醒梦中人，让菜鸟们少走很多弯路。

最近做的几个DDR的仿真专案，都是板载颗粒。

大多数都是一个主控芯片拖动一个，两个，四个DDR颗粒。

有单通道的，也有双通道的。

仿真时，考虑到仿真的准确性，必须把DDR总线上的每一类总线都仿真到。

可是，当看到主控芯片到DDR有这么多连线，顿时感觉到工作量太大，找不到头绪，不知道网友们有没有这个感觉。

首先，让我们对DDR有一个初步的了解。

DDR全称是Double Date Rate SDRAM，对，就是双倍数据率存储器。

顾名思义，它的数据处理速率是普通动态存储器的两倍。

与之对应的也有单倍数据率的了，这里就不去详细介绍。

DDR到底长什么样？先从封装上来了解它，找来一个主流DDR3颗粒厂商的Datesheet，发现常用的封装有78球的，也有96球的。

作者认为，了解DDR的封装是很有必要的，你必须清楚的知道一个DDR颗粒上有多少根线，才能在布线或仿真中做到心中有数，不至于遗漏重要信息。

如下图1，图2，是某DDR封装示意图图1 78球图2 96球这些信号中，我们仿真需要特别关注的信号有四类，分别是：时钟，地址/命令，控制，数据。

因为这四类信号的传输速率比较高，其他的大都是电源接口了。

来捋一下，对于78球或者96球的封装，信号对应关系如下表：上表中列举的信号仅仅是一个DDR颗粒上的信号，在实际应用中，往往是一个主控拖动2,4,8甚至16个颗粒。

所以，这四组信号每一组究竟有多少根，这个需要具体项目具体分析。

CADENCE仿真步骤

Cadence SPECCTRAQuest 仿真步骤[摘要]本文介绍了Cadence SPECCTRAQuest在高速数字电路的PCB设计中采用的基于信号完整性分析的设计方法的全过程。

从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予PCB板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路PCB板级设计的基础。

[关键词]板级电路仿真 I/O Buffer Information Specification（IBIS）1 引言电路板级仿真对于今天大多数的PCB板级设计而言已不再是一种选择而是必然之路。

在相当长的一段时间，由于PCB仿真软件使用复杂、缺乏必需的仿真模型、PCB仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。

随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对PCB板级设计提出了更新更高的要求。

尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的PCB 上可以容纳更多的功能。

PCB已不仅仅是支撑电子元器件的平台，而变成了一个高性能的系统结构。

这样，信号完整性在PCB板级设计中成为了一个必须考虑的一个问题。

传统的PCB板的设计依次经过电路设计、版图设计、PCB制作等工序，而PCB的性能只有通过一系列仪器测试电路板原型来评定。

如果不能满足性能的要求，上述的过程就需要经过多次的重复，尤其是有些问题往往很难将其量化，反复多次就不可避免。

这些在当前激烈的市场竞争面前，无论是设计时间、设计的成本还是设计的复杂程度上都无法满足要求。

在现在的PCB板级设计中采用电路板级仿真已经成为必然。

基于信号完整性的PCB仿真设计就是根据完整的仿真模型通过对信号完整性的计算分析得出设计的解空间，然后在此基础上完成PCB设计，最后对设计进行验证是否满足预计的信号完整性要求。

CADENCE 仿真流程

第一章进行SI仿真得PCB板图得准备仿真前得准备工作主要包括以下几点:1、仿真板得准备●原理图设计;●PCB封装设计;●PCB板外型边框(Outline)设计,PCB板禁止布线区划分(Keepouts);●输出网表(如果就是用CADENCE得Concept HDL设计得原理图,可将网表直接Expot 到BRD文件中;如果就是用PowerPCB设计得板图,转换到allegro中得板图,其操作见附录一得说明);●器件预布局(Placement):将其中得关键器件进行合理得预布局,主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面;●PCB板布线分区(Rooms):主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立得电路。

元器件得布局以及电源与地线得处理将直接影响到电路性能与电磁兼容性能;2、器件模型得准备●收集器件得IBIS模型(网上下载、向代理申请、修改同类型器件得IBIS模型等)●收集器件得关键参数,如Tco、Tsetup、Tholdup等及系统有关得时间参数Tclock、Tskew、Tjitter●对IBIS模型进行整理、检查、纠错与验证。

3、确定需要仿真得电路部分,一般包括频率较高,负载较多,拓扑结构比较复杂(点到多点、多点到多点),时钟电路等关键信号线第二章IBIS模型得转化与加载CADENCE中得信号完整性仿真就是建立在IBIS模型得基础上得,但又不就是直接应用IBIS模型,CADECE得软件自带一个将IBIS模型转换为自己可用得DML(Device Model Library)模型得功能模块,本章主要就IBIS模型得转换及加载进行讲解。

1、IBIS模型到DML模型得转换在Allegro窗口中选择Analyse\SI/EMI SIM\Library,打开“signal analyze library browser”窗口,在该窗口得右下方点击“Translate →”按钮,在出现得下拉菜单中选择“ibis2signois”项,出现“Select IBIS Source File”窗口(图1),选择想要进行转换得源IBIS文件,按下“打开”按钮,出现转换后文件名及路径设置窗口(缺省设置为与源IBIS文件同名并同路径放置,但此处文件名后缀为dml),设置后按下“保存”按钮,出现保存确定窗口(图2),点击OK按钮即可,随后会出现一个“messages”窗口,该窗口中得报告文件说明在模型转换过程中出现得问题,对其中得“warning”可不用在意,但如果出现“error”则必须进行修改后重新进行模型格式转化直到没有“error”出现为止,此时转换得到得dml文件才就是有效得。

基于Cadence的DDR2串扰研究与仿真

基于Cadence的DDR2串扰研究与仿真董辉;马祖杰【摘要】随着系统的工作频率及信号边沿转换速率的不断提高,串扰对于信号完整性的影响日益突出.通过对传输线串扰形成机理的分析,使用Cadence仿真软件对系统中的DDR2 SDRAM的数据线进行串扰仿真,给出了合理处理串扰问题的解决方案.对于数据线的近端串扰和远端串扰仿真分析,在理论及仿真结果的基础上,可以通过减小耦合线长度、增大耦合线间距和减小反射等方法降低串扰对于电路的影响.笔者提出了PCB设计中抑制串扰的一些有效措施,对于DDR2 SDRAM的信号完整性设计有一定的指导意义.【期刊名称】《浙江工业大学学报》【年(卷),期】2016(044)003【总页数】4页(P266-269)【关键词】串扰;近端串扰;远端串扰;耦合【作者】董辉;马祖杰【作者单位】浙江工业大学信息工程学院,浙江杭州 310023;浙江工业大学信息工程学院,浙江杭州 310023【正文语种】中文【中图分类】TN972当今，信号频率日益提高，电路板的面积越来越小，因此信号完整性问题现象也就越发的凸显出来[1].而在信号完整性的问题中，串扰则是造成其主要的噪声之一.随着数字系统的工作速度的增加，布线密度的增加，串扰对于系统所产生的影响越来越严重.过大的串扰会严重影响系统的性能，造成不可估量的损失[2].伴随着电子系统时钟频率的提高，存储器技术特别是DRAM技术也得到了飞速发展.目前，DDR2高速内存在嵌入式系统的应用中担任着中流砥柱的角色.在DDR2的应用中，信号完整性是必须要重点考虑的问题.由于DDR2传输速度快，传输线较多，由此引发的串扰问题是信号完整性设计中的重点.通过研究串扰的原理，借助cadence仿真软件对于DDR2走线所产生的串扰问题进行研究，并根据仿真结果提出了几种抑制串扰的方法.串扰源于不同网络的传输及返回路径间边缘电场所引起的互容以及边缘磁场所引起的互感共同作用引起的噪声干扰[3].串扰会带来两个网络之间的信号完整性问题，在电路中的所有的网络之间都存在着串扰问题，通常将携带噪声的网络称之为攻击网络，而把受其他网络干扰而被动产生噪声的网络称之为受害网络[4].串扰分为容性串扰和感性串扰.通常，容性串扰和感性串扰是同时发生的.容性耦合源于攻击网络上的电压产生改变，变化的电压在受害网络上引起感应电流进而导致电磁干扰.感性耦合源于攻击网络上的电流产生变化，变化的电流在受害网络上引起感应电压进而导致电磁干扰[5].这就是串扰产生的物理根源.在容性耦合和感性耦合的共同作用下，将接近受害网络近端所产生的串扰称为近端串扰，记为VNE.接近受害网络远端所产生的串扰称为远端串扰，记为VFE.通过部分简化的假设，可以得到串扰在理论上的计算公式[6].近端串扰总噪声为远端串扰总噪声为互连系统中，所有的主要部件(例如：PCB、封装、连接器等)都可能产生较大的串扰，从而对系统系能造成损伤[7].由以上分析可知：影响串扰的因素主要包括线间距、耦合长度、干扰源信号频率、传输线阻抗以及反射等，下面将通过仿真对比研究这些因素对于串扰的影响.设计采用两片型号为MT47H64M16的DDR2 SDRAM，其中每一片的MT47H64M16中包含16 bit数据线，故2片MT47H64M16共有32 bit的数据总线与DSP互连.数据线采用点对点连接的方式，而2片DDR2 SDRAM则共享地址线和控制命令线.根据DDR2 SDRAM的技术文档可知：MT47H64M16数据总线的高电平电压门限值为VREF+0.25,低电平电压门限值为VREF-0.25，其中VREF为数据线的参考电平(0.9 V).设计要求串扰电压与噪声叠加到数据线上以后，不会影响门限电压对高低电平的判决，由以上计算可得，为不影响对于低电平的判断，其峰值应小于0.65 V，为不影响对于高电平的判断，其峰值应大于1.15 V.根据DSP的技术文档可知，TMS320DM6437与DDR2 SDRAM数据总线所连接的引脚电平类型为SSTL_18，而SSTL_18高电平门限电压为VREF+0.125，低电平门限为VREF-0.125，其中VREF为参考电平(0.9 V).同样设计要求串扰电压与噪声叠加到数据线上以后，不会影响门限电压对高低电平的判决，故可知不影响低电平判断的峰值应小于0.775 V，不影响高电平判断的峰值应大于1.025 V[8].3.1 建立串扰仿真模型采用Cadence公司的SigXplorer信号完整性仿真软件对DDR2 SDRAM的数据线的串扰进行仿真.首先获取器件MT47H64M16和TMS320DM6437的IBIS模型，并利用Cadence公司的Model Integrity将IBIS模型转换成DML模型.然后提取MT47H64M16的数据线与DSP引脚相连的实际拓扑结构进行仿真.通常相邻最近的两条攻击网络对于受害网络产生的噪声最严重，一般只考虑受害网络与两条临近的攻击网路之间的耦合，就可以包括总噪声值的95%[9].故给出三平行传输线串扰模型如图1所示.3.2 耦合长度对串扰的影响由式(2)可知：信号的耦合长度与传输线的远端串扰成正比关系，即耦合长度越长，传输线的远端串扰越严重.图2为耦合间距为10 mil情况下不同的耦合线长度的仿真结果，图3为串扰噪声与耦合线长度的关系曲线.由图2可见：当线间距固定以后，串扰噪声与耦合线的长度为正比例关系.当信号的耦合线长度增加时，信号所受到的远端串扰总噪声急剧增加.图3表明串扰噪声在耦合线长度小于3 kmil时的值较小，当耦合长度达到3 kmil时，串扰噪声的值急剧增加.由式(2)可知：耦合线的长度对于远端串扰的影响较大，所以在满足设计条件的情况下，要尽量控制平行走线的长度，以此达到减小串扰噪声的目的.3.3 耦合线间距对串扰的影响由式(1)可知：串扰噪声与互感和互容值的大小有关，而互感和互容值随着耦合线的间距增大而减小，故当其他条件不变时，串扰噪声与耦合间距有关.图4耦合线长度为3 000 mil时不同的耦合线间距的仿真结果，图5为串扰噪声与耦合线间距的关系曲线.由图4可得：串扰噪声随着耦合线间距增大而减小，尤其对于远端串扰的影响是巨大的.在其他因素不变的条件下，耦合间距增大一倍，串扰幅值约减小一倍.减小串扰噪声的有效方法包含适当增大导线之间的间距，当导线之间的间距大于等于线宽的两倍时，可以保证达到最坏情况下的串扰噪声值控制在5%以下[10].由图5可得：当布线空间较小时，可以采用2 W原则，当耦合线间距满足2 W原则时，串扰的噪声下降较多，可以满足系统的设计要求.3.4 反射对串扰的影响分别对于攻击线及受害线采取都未端接电阻、仅攻击线端接、仅受害线端接及攻击线和受害线都端接电阻的情况下进行仿真，研究反射对于串扰的影响，图6～8为不同端接情况下串扰噪声的仿真结果.由图6～8仿真结果可知：当未采取任何端接时，传输线上由于阻抗不匹配会引起反射问题，此时反射最大，串扰也是最大.当受害线与攻击线都端接时，传输线实现了阻抗匹配，此时反射最小，系统串扰最小.对DDR2 SDRAM互连线之间的串扰问题进行研究，理论分析了一些参数对于串扰的影响，通过Cadence公司的SigXplorer仿真软件对PCB整板进行布线后仿真，根据仿真分析的结果可得减少串扰的一般规则：在布线空间允许的条件下，尽量加大相邻走线之间的线间距，减小平行走线的长度；相邻信号层的走线尽量垂直，以减小相邻层的耦合；加入端接匹配电阻可以减小串扰的幅度；减小信号层与电源层或地层之间的介质厚度可以有效减小串扰；布线空间允许的条件下，对于高速信号提供包地可以减小两条信号线间的耦合，进而减小串扰.。

cadence_运放仿真解读

2019/2/24

仿真结果

如图我们/2/24
器件 Cell 名称 pnp管 pnp
电阻
电容电感 NMOS PMOS npn管
2019/2/24
res
cap ind nmos4 pmos4 npn
地
直流电压源直流电流源方波发生源可编程方波发生源正弦波发生源
gnd
vdc idc vpulse vpwl vsin
元器件symbol视图
2019/2/24
2019/2/24
电路仿真
Models
2019/2/24
Analyses
Variables
Outputs
Return
分析类型介绍
Tran分析：时间与电路参数的关系
(瞬时分析)

DC分析：电压与电路参数的关系
(直流分析)
AC分析：频率与电路参数的关系
(交流分析)
2、点击Tools-> Parametric Analysis设置负载电容的扫描范围和扫描步长，其中Range Type选择From/To，Step Control选择Linear Steps
2019/2/24
相位裕度与负载电容的关系曲线仿真
3、点击Parametric Analysis中的Analysis->Start得到相位裕度与负载电容的关系曲线如图：
2019/2/24
仿真结果
该运放直流增益为80.9dB，单位增益带宽为82M Hz，相位裕度为67.32deg。
2019/2/24
相位裕度与负载电容的关系曲线仿真
1、设置相位裕度输出，点击Outputs ->Setup

DDRII接口SI仿真实例

上海佳研仿真工作室 ----- DDRII 接口SI 仿真实例某单板使用了一片FPGA，该FPGA 带了一片DDRII 颗粒，本报告将对这个DDRII 接口进行仿真分析，通过仿真分析验证现有布局、信号匹配措施及芯片内部接口配置是否满足信号质量要求，并为单板布线提供约束规则。

一、DDRII 接口布局该接口是最简单的点对点拓扑，布局方面需要考虑的并不多，预布局图如下：二、SI 仿真分析本文主要是用CADENCE 软件对该DDRII 接口进行SI 仿真分析，通过仿真分析确定VTT 上拉电阻的取舍，匹配电阻取舍及ODT 功能是否启用，保证单板信号质量及为单板降成本设计提供指导。

1、差分时钟CK 信号信号名称 F_CK_P, F_CK_N 数率 108M方向 FPGA ÆDDRII 仿真模式 Typical/SLOW/FASTXP2_s2d180f120aaaaaaaaou器件模型U27Y_CLKINj i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a nj i a y a n结论信号质量OK, 建议R84这个100欧姆的终端匹配电阻布局布线的时候尽量靠近DDRII 放置，差分信号严格控制100欧姆的阻抗。

差分时钟CK 信号拓扑结构：仿真得到的接收端波形：j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a nj i a y a n对应于器件datasheet 资料中对该信号质量的要求：j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a n j i a y a nj i a y a n从器件资料中得到，对该波形主要的关注点是CROSS POINT,他要求的值是0.50 × V DD Q - 175 <CROSS POINT<0.50 × V DD Q + 175结论：DDRII 的差分信号是伪差分，只要关注共模COMM 信号就可以，目前的波形很理想,CROSS POINT 满足器件要求。

DDR3内存的PCB仿真与设计

DDR3内存的PCB仿真与设计本文主要使用时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计。

1 概述当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。

在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。

本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。

2 DDR3介绍DDR3内存与DDR2内存相似包含控制器和存储器2个部分，都采用源同步时序，即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。

它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽；其工作电压为1.5V，保证相同频率下功耗更低。

DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Write leveling”技术来控制器件内部偏移时序等有效措施。

虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。

3 仿真分析对DDR3进行仿真分析是以结合项目进行具体说明：选用PowerPC 64位双核CPU 模块，该模块采用Micron公司的MT41J256M16HA—125IT为存储器。

Freescale 公司P5020为处理器进行分析，模块配置内存总线数据传输率为1333MT/s，仿真频率为666MHz。

3.1仿真前准备在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构。

在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速PCB信号线的阻抗控制在一定的范围内，使印制板成为“可控阻抗板”，这是仿真分析的基础。

cadence版图仿真教程

Tutorial: Simulating HSpice with the Analog Design Environment1.Make directory called something like cadence.$mkdir cadence2.Change to this directory.$cd cadence3.Start the Cadence Design Framework by typing “icfb &” at the command prompt.$icfb&The first window that appears is called the CIW (Command Interpreter Window).Figure 1 – CIW WindowAnother window that appears is the Library Manager. This window allows you to browse the available libraries and create your own.Figure 2 – Library Manager WindowIn the Library Manager, create a new library called EEE534. Select File->New->Library. This will open a new dialog window, in which you need to enter the name of your library, library path, and "Attach to existing tech library." Fill out the form as shown below, then select OK.Figure 3 – Create Library FormYou should see the library "EEE534" appear in the Library Manager.Figure 4 – Library Manager display newly created libraryNext, select the library you just created in the Library Manager and select File->New->Cell View.... We will create a schematic view of an inverter cell. Simply type in "INV" under cell-name and "schematic" under view. Click OK or hit the Enter key. Note: that the "Tool" is automatically set to "Composer-Schematic", the schematic editor.Figure 5 – Create New File FormAlternatively, you could select the "Composer-Schematic" tool, instead of typing out the view name. This will automatically set the view name to "schematic".After you hit "OK", the blank Composer screen will appear.Figure 6 – Virtuoso Schematic EditorTo generate a schematic, you will need to go through the following steps:•From the Schematic Window, choose Add->instance. The Component Browser, will then pop up.•In the Library field, select NCSU_Analog_Parts. We will place the pmos, nmos, vdd, gnd, vdc, vpulse andcap instances in the Schematic Window from the NCSU_Analog_Parts library asinstructed below.Note: pay special attention to the parameters specified in vdc, vpulse, and cap. These parameters are very important in simulation.Place pmos instance•In Component Browser, select P_Transistors and then pmos.•Place it in the Schematic WindowFigure 7 – Add pmos InstancePlace nmos instance•In Component Browser, select N_Transistors and then nmos.•Place it in the Schematic Window.Figure 8 – Add nmos InstancePlace gnd instance•In Component Browser, select Supply_Nets and then gnd.•Place it in the Schematic Window.Figure 9 – Add gnd Instance Place vdd instance•In Component Browser, select Supply_Nets and then vdd •Place it in the Schematic Window.Figure 10 – Add vdd InstancePlace IN pin•From the Schematic Window menu, select Add -> Pin...•In the Pin Name field , enter IN•In the Direction field, select input•Place it in the Schematic WindowFigure 11 – Add Input PinPlace OUT pin•From the Schematic Window menu, select Add -> Pin...•In the Pin Name field , enter OUT•In the Direction field, select output•Place it in the Schematic WindowFigure 12 – Add Output PinPlace vdc instance•In the Component Browser, select Voltage Sources and then vdc •In the DC voltage field, enter 5 V•Place it in the Schematic WindowFigure 13 – Add vdc SourcePlace vpulse instance•In the Component Browser, select Voltage_Sources and then vpulse •Enter the following values in the form:Figure 14 Edit Object vpulse SourcePlace cap instance•In Component Browser, select R_L_C and then cap•In the Capacitance field, enter OutCap F. (This Design Variable will be used in Artist.) •Place it in the Schematic WindowFigure 15 – Add cap InstancePlace wires•In the Schematic Window menu, select Add -> Wire (narrow)•Place wires to connect all the instances•Select Design -> Check and Save.Look at the CIW. You should see a message that says:Extracting “INV schematic”Schematic check completed with no errors.“EEE534 INV schematic” saved.If you do have some errors or warnings, the CIW will give a short explanation of what those errors are. Errors will also be marked on the schematic with a yellow or white box. Errors must be fixed for your circuit to simulate properly. When you find a warning it is up to you to decide if you shouldfix it or not. The most common warnings occur when there is a floating node or when there are wires that cross but are not connected. Just be sure that you know what effect each of these warning will have on your circuit when you simulate.Your schematic should look like the one shown below.Figure 16 – Completed SchematicIf you would like to learn more about the schematic editor, you can work through chapters 1-5 of the Composer Tutorial that comes with the Cadence documentation. Start the documentation browser by typingcdnshelp &at the command prompt. If you find that you cannot view the figures correctly in the web browser, you can click the View/Print PDF link at the top of the page to launch a PDF viewer for the tutorial. This documentation browser offers many more links for you to learn about the Cadence Design Framework.Simulate the Schematic with HSPICE within Virtuoso Analog Design EnvironmentSet up the Simulation EnvironmentYou are now prepared to simulate your circuit.From the Schematic Window menu, select Tools -> Analog Environment. A window will pop-up. This window is the Analog Design Environment Window.Figure 17 - Analog Design Environment WindowChoose a SimulatorFrom the Analog Design Environment menu, select Setup -> Simulator/Directory/Host. Enter the fields as shown below. Choose hspiceS as your simulator. Your simulation will run in the specified Project Directory. You may choose any valid pathname and filename that you like.Figure 18 Choosing Simulator/Directory/Host FormChoose AnalysisWe will setup to do a Transient Analysis on the circuit that we just produced.From the Analog Design Environment menu, select Analyses -> Choose... Fill out the form with the following values:Figure 19 – Choosing AnalysesAdd a VariableFrom the Analog Design Environment menu, select Variables -> Edit. The Editing Design Variables form will appear. Fill out the form as shown below, and then click Add to send this Variable to the Table of Design Variables.(Recall that we entered the OutCap Design Variable in the Capacitor component while editing the schematic in the previous section.)Figure 20 – Editing Design Variables FormSetup OutputWhen using Transient Analysis, the transient voltage will be saved automatically. We can save the current through capacitor C0 in the schematic by doing the following:From the Analog Design Environment menu, select Outputs -> To be Saved -> Select On Schematic In the Schematic Window, click on the lower terminal (not the wire) of capacitor C0.After you click on the terminal, the Analog Design Environment Window should look like this:Figure 21 Analog Design Environment WindownRun SimulationFrom the Analog Design Environment menu, select Simulation -> Run, Look at the echoing information in the CIW window. If the simulation succeeds, the window will display “...successful.”Figure 22 – CIW after simulationIf the simulation is unsuccessful, then one of the error messages should provide a clue as to what went wrong. Remember that you can move elements around in your schematic by clicking and dragging them. You can delete them by selecting them and pressing the “delete” key. You modify the properties of the elements by selecting them and pressing the “q” key.If you would like to learn more about the Analog Design Environment, select Analog Design Environment->Cadence Analog Design Environment User Guide in the cdnshelp browser window.View WaveformsFrom the Analog Design Environment menu, select Results -> Direct Plot -> Transient Signal. The Waveform Window will then pop up. In the Schematic Window, click on the IN wire and then Click on the OUT wire, then press ESC on your keyboard.The two curves (IN and OUT) will then be displayed in this window:Figure 23 – Waveform ViewerPress the Strip Chart Mode icon (4th icon from right) on the Waveform WindowThe waveforms will then be displayed separately as shown below:Figure 24 – Waveform Viewer, Strip Chart ModeIf you would like to learn more about the Waveform Viewer, select Analog Design Environment->Waveform User Guide in the cdnshelp browser window.Use CalculatorIn Analog Design Environment Window, go to Tools -> Calculator. The Calculator Window will then pop up, as shown below:Figure 25 – CalculatorIn Calculator Window, go to Options -> uncheck RPN. We are going to use the calculator to plot both the current through the capacitor and the absolute value of the capacitor current.In the Calculator Window, click on the tran tab then click the it radio button. In the Schematic Window, click on the lower terminal of the capacitor. Returning to the Calculator Window, the text area at the top should like this:Figure 26 – Calculator after selecting lower capacitor terminalIn the Calculator Window, press the plot icon to plot this waveform in the Waveform Window. In the Calculator Window, select the New Subwindow. In the Calculator Window, press the clear button to erase the text area, select abs, press the “(“ symbol and press the it radio button. In the Schematic Window, click on the lower terminal of the capacitor. Returning to the Calculator Window, press the “)” symbol, the text area at the top should like this:Figure 27 - Calculator after selecting lower capacitor terminalIn the Calculator Window, press the plot button to plot this waveform in the Waveform Window. Your Waveform Window should now look like this:Figure 28 – Waveform Display with current through the capacitor and the absolute value of thecapacitor current。