数字电路后端设计_逻辑综合
电子信息工程专业面试题
电子信息、通信、电类专业将会遇到的面试题大全！精！！！看了让人大吃一惊.
模拟电路
1、基尔霍夫定理的内容是什么？（仕兰微电子）
基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个
节点的电荷相等.
基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.
2、平板电容公式(C=εS/4πkd)。（未知）
3、最基本的如三极管曲线特性。（未知）
4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）
5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）
6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）
7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）
8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）
9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点
，特别是广泛采用差分结构的原因。（未知）
10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）
11、画差放的两个输入管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的
运放电路。（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。(Infineon笔试试题)
数字电路与逻辑设计
数字电路与逻辑设计
数字电路与逻辑设计是计算机科学与工程领域中非常重要的基础知
识之一。它涉及到数字信号的处理和转换，以及逻辑门电路和数字系
统的设计。本文将为您介绍数字电路与逻辑设计的基本概念、原理和
设计方法。
一、数字电路的基本概念
数字电路是由数字信号驱动的电路，它能够对输入信号进行处理和
转换，并输出相应的数字信号。数字信号是以离散的形式表示的信号，它只能取0和1两个值，分别代表逻辑假和逻辑真。数字电路通常由
逻辑门电路组成，逻辑门电路是由逻辑门和逻辑元件构成的电路。
1.1 逻辑门
逻辑门是数字电路最基本的组成元件，它能够根据输入信号的逻辑
关系，产生相应的输出信号。常见的逻辑门有与门（AND）、或门（OR）、非门（NOT）等。例如，与门的输出信号仅在两个输入信号
均为1时为1，否则为0。
1.2 逻辑元件
逻辑元件是由逻辑门组成的电路，它可以实现更加复杂的逻辑功能。常见的逻辑元件有多路选择器、译码器、加法器等。例如，多路选择
器可以根据控制信号的不同，将多个输入信号中的某一个传递到输出端。
二、数字电路的设计原理
数字电路的设计原理包括布尔代数、卡诺图和编码器原理。这些原理为数字电路的设计提供了理论基础和方法。
2.1 布尔代数
布尔代数是一种用于描述逻辑关系和逻辑运算的数学方法。它使用逻辑运算符号（如与、或、非）和变量来表示逻辑关系。布尔代数可以用来简化逻辑表达式，减少逻辑门的数量和实现复杂逻辑功能。
2.2 卡诺图
卡诺图是一种用于优化逻辑表达式的图形工具。它将逻辑函数的输入和输出关系以表格形式表示，然后通过对表格中的1进行合并、提取和简化，得到最简化的逻辑表达式。卡诺图可以减少逻辑门的数量和简化电路的复杂性。
数字ic后端的基础概念
数字ic后端的基础概念
数字集成电路（IC）后端设计涉及到电子芯片的制造和验证阶段，包括物理设计、布局、验证、封装和测试等方面。以下是数字IC后端设计的一些基础概念：
1. 物理设计：物理设计是指将逻辑设计转换为实际的物理结构，包括电路布局和布线。这一阶段包括：
•综合：将高级综合（HLS）或逻辑综合的输出转换为门级电路。
•布局：安排电路元素的物理位置，以满足性能、功耗和面积等要求。
•布线：建立电路中的互连路径，以确保信号能够正确传输。
2. 时序分析：时序分析用于评估电路中信号传输的时序特性，确保电路在规定的时钟频率下正常运行。
3. 功耗分析：对芯片的功耗进行估算和优化，以确保在预定的功耗范围内运行。
4. 静态时序分析（STA）： STA 用于分析电路的时序特性，确保信号在规定的时间限制内到达目的地。
5. 时钟树合成：时钟树合成是设计时钟系统的一部分，确保时钟信号在整个芯片上均匀分布，以减小时钟信号的延迟差异。
6. 物理验证：确保物理设计满足设计规范和约束，包括设计规则检查（DRC）和佈线规则检查（LVS）。
7. 封装和测试：完成物理设计后，芯片被封装成集成电路封装，并进行测试以确保质量和性能。
8. 设计规则：设计规则是在物理设计阶段需要满足的约束，通常由制造厂商提供。这些规则涉及到最小尺寸、最小间距等。
9. 电磁兼容性（EMC）： EMC 是考虑电磁场相互影响，防止电磁干扰的重要概念。
10. 设计闭环：后端设计通常需要与前端设计进行密切合作，确保物理设计满足逻辑设计的要求。
这些是数字IC后端设计中的一些基础概念，实际的后端设计流程可能会更加复杂，具体取决于芯片的复杂性和应用领域。
自动化专业面试问题
⾃动化专业⾯试问题
⾃动化⾯试题⼤全
模拟电路
1、基尔霍夫定理的内容是什么？（仕兰微电⼦）
基尔霍夫电流定律是⼀个电荷守恒定律,即在⼀个电路中流⼊⼀个节点的电荷与流出同⼀个节点的电荷相等.基尔霍夫电压定律是⼀个能量守恒定律,即在⼀个回路中回路电压之和为零.
2、平板电容公式(C=εS/4πkd)。（未知）
3、最基本的如三极管曲线特性。（未知）
4、描述反馈电路的概念，列举他们的应⽤。（仕兰微电⼦）
5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放⼤器的增益灵敏度，改变输⼊电阻和输出电阻，改善放⼤器的线性和⾮线性失真，有效地扩展放⼤器的通频带，⾃动调节作⽤）（未知）
6、放⼤电路的频率补偿的⽬的是什么，有哪些⽅法？（仕兰微电⼦）
7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的⼏个⽅法。（未知）
8、给出⼀个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸）
9、基本放⼤电路种类（电压放⼤器，电流放⼤器，互导放⼤器和互阻放⼤器），优缺点，特别是⼴泛采⽤差分结构的原因。（未知）
10、给出⼀差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）
11、画差放的两个输⼊管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出⼀个晶体管级的运放电路。（仕兰微电⼦）
13、⽤运算放⼤器组成⼀个10倍的放⼤器。（未知）
14、给出⼀个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。(Infineon笔试试题)
数字电路后端设计 逻辑综合
–library slow
19
set_drive 10 [get_ports Data_in_0] set_load将工艺库中定义的单位（通常为pf）上的容性负载设置到设计的指
定连线或端口，设置输出端口的负载。 set_load 5 [get_ports OUT1] set_load [load_of my_lib/and2a0/A] [get_ports OUT1]
2.定义库：设定好所需要用到的综合库等多种库。
3.读入设计：综合工具读入RTL代码并进行分析。
4.定义设计环境：设定设计的工作环境、端口的驱动和负载，线负载模型等 。
5.设置设计约束：这是综合的一个极其重要的环节，设定好正确的约束才能 得到正确的综合结果。约束要适当，不能过紧或过松。主要是定义时钟和I/O 的约束。
Optimize the design
Analyze and resolve design problem
Save the
6
design database
Design Compiler简介
Design Compiler有两种界面供用户使用，一种是命令界面，一种是图形界面 。在UNIX命令行下分别执行以下命令可以分别进入上述两种界面：
数字电路设计流程
数字电路设计流程
数字电路设计流程大致可以分为以下几个步骤：
1. 需求分析：在数字电路设计之前，需要明确电路的需求，包括确定电路的功能、输入和输出的规格以及性能要求。这一步骤的主要目的是明确设计的目标，为后续的步骤提供指导。
2. 逻辑设计：这是数字电路设计的核心环节。在逻辑设计中，使用逻辑门（与门、或门、非门等）和触发器等元件来实现电路的逻辑功能。这一步骤需要使用数学和布尔代数的知识，通过对逻辑关系的分析和处理，得到电路的逻辑图。
3. 设计/验证：在完成逻辑设计后，需要验证设计的正确性。这通常通过模拟和仿真来完成，以确保电路的功能满足需求。
4. 代码风格检查：对设计的代码进行风格检查，以确保代码的一致性和可读性。
5. 综合：将设计的逻辑转换为门级网表，这一步通常使用综合工具完成。
6. DFT设计：进行可测试性设计，以确保生产的电路可以被有效地测试。
7. 后端PnR：进行布局和布线，将门级网表转换为实际电路的布局。
8. 静态时序分析STA：检查设计的时序，以确保设计的性能满足要求。
9. 后仿：进行仿真以验证设计的正确性和性能。
10. 流片：将设计送至工厂进行生产。
11. 封装测试：对生产出来的芯片进行测试，确保其性能和功能符合预期。测试结果会反馈给下一代的项目，形成一个良性的循环。
以上步骤是数字电路设计的基本流程，具体步骤可能会因项目需求和设计工具的不同而有所差异。
数字电路后端设计逻辑综合PPT课件
Select compile strategy
Optimize the design
Analyze and resolve design problem
Save the
6
design database
Design Compiler简介
Design Compiler有两种界面供用户使用，一种是命令界面，一种是图形界面 。在UNIX命令行下分别执行以下命令可以分别进入上述两种界面：
搜寻路径（search_path）：
指定各种库的路径，可以将所用的库的路径放入search_path中，在设定 target_library和link_library时就不必加上库的绝对路径，DC会自动在 search_path中寻找所用到的库的路径从而读入该库。
2019/9/12
9
变量的设定：设置的变量在DC启动时读入，便于综合的处理，同时有些DC的 变量必须在设置文件中输入。如可以设定命令的简写，保存多少条命令等： alias cud current_design alias rpt report_timing history keep 300
2019/9/12
8
.synopsys_dc.setup文件
.synopsys_dc.setup文件主要包括各种库的设定，变量的设定等。下面具体 介绍各种库的意义及如何设定。（实例）
逻辑综合的一般步骤及相关基本概念（转）
逻辑综合的⼀般步骤及相关基本概念（转）
IC设计中逻辑综合的⼀般步骤及相关基本概念
综合中的延迟及关键路径
图1 常见的时序路径⽰意图
图1中给出了常见的两个寄存器R1和R2之间的时序路径。R1和R2分别具有延迟Tck-q和Tsetup，TM和TN分别是M和N逻辑具有的延迟。B 对R1来说是输出端⼝，输出延迟为Tsetup+TN，⽽对R2是输⼊端⼝，输⼊延迟为Tck-q+TM，于是这条单周期路径的总延迟为Tck-
q+TM+Tsetup+TN。
从延迟的⾓度来说，关键路径就是指那些总延迟⼤于相应周期时间的路径。消减关键路径的延迟要从消减路径中的各部分延迟⼊⼿，主要⽅法就是利⽤综合⼯具对路径施加约束条件来限制优化，达到减⼩路径延迟的⽬的。
综合的主要过程
1．翻译：读⼊电路的RTL级描述，并将语⾔描述翻译成相应的功能块以及功能块之间的拓扑结构。这⼀过程的结果是在综合器内部⽣成电路的布尔函数表达式，不做任何逻辑重组和优化。
2．优化：根据所施加的时序和⾯积约束，按照⼀定的算法对翻译结果进⾏逻辑重组和优化。
3．映射：根据所施加的时序和⾯积约束，从⽬标⼯艺库中搜索符合条件的单元来构成实际电路的逻辑⽹表。
⼀般的综合步骤如表1所⽰。从表1中可以看出，约束条件是综合过程的重要组成部分。综合正是通过设置约束条件来优化设计，以达到设计要求的。
对关键路径延迟的
主要约束处理⽅法
通过选择器件的处理⽅法
从最直观的⾓度看，时序逻辑和组合逻辑都由基本的电路单元组成，因此，选择延迟⼩且不影响芯⽚性能的器件是既简易⼜⾼效的处理⽅法。例如，基本电路单元库中的DFFXL寄存器虽然⾯积较⼩，但它的延迟相关参数Tck-q、Tsetup较⼤，容易形成关键路径，于是可以通过设置set_dont_use等约束来禁⽤它。在⼀些特殊情况下，基本电路单元库中的器件不能满⾜要求，这时需要采⽤⾃定义的电路单元。
ASIC芯片设计生产流程
ASIC芯片设计生产流程
ASIC（Application-Specific Integrated Circuit）芯片是一种专
门针对特定应用设计和定制的集成电路。ASIC芯片设计和生产流程包括：需求分析、芯片设计、验证仿真、物理设计、掩模制作、芯片生产和封装
测试。
首先，需求分析是ASIC芯片设计的第一步。在这个阶段，需要明确
芯片的应用场景、功能需求、性能要求和系统级约束等。通过与客户和利
益相关者沟通，获取关于系统规格和需求的详细信息。
接下来是芯片设计阶段，主要包括前端设计和后端设计。前端设计是
指逻辑设计，包括功能分析、RTL设计（寄存器传输级设计）、逻辑综合
和电路优化。在逻辑设计完成后，需要进行验证仿真，以确保设计的正确
性和稳定性。
后端设计是指物理设计，包括布局设计和电路设计。布局设计将逻辑
设计转换为物理版图，确定电路元件的位置和连接。电路设计是指根据布
局版图，完成电路连接和电路参数的设定。
物理设计完成后，需要进行掩模制作。掩模制作是利用光刻技术将布
局版图转移到硅片上的过程。首先，根据布局版图制作掩膜，然后利用掩
膜在硅片上进行光刻，并去除暴露的掩膜，形成硅片上的芯片电路。掩模
制作是制造芯片的核心过程之一
掩模制作完成后，进入芯片生产阶段。芯片生产是将形成的硅片进行
切割、打磨和清洗等工艺，最终形成小尺寸的芯片。芯片生产通常由专业
的集成电路制造厂完成。
最后，是芯片封装和测试。芯片封装是将芯片封装到塑料引脚封装（PLCC）或裸露芯片封装中，以保护芯片并方便使用。封装完成后，芯片
需要进行测试，以验证其功能和性能是否符合设计要求。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统
第一章引论
1、数字IC芯片制造步骤
设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）
制版：根据版图制作加工用的光刻版
制造：划片：将圆片切割成一个一个的管芯（划片槽）
封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连
测试：测试芯片的工作情况
2、数字IC的设计方法
分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证
SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式
3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）
NRE (Non-Recurrent Engineering) 成本
设计时间和投入，掩膜生产，样品生产
一次性成本
Recurrent 成本
工艺制造（silicon processing），封装（packaging），测试（test）
正比于产量
一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数
功耗：emmmm自己算
4、EDA设计流程
IP设计系统设计（SystemC）模块设计（verilog）
综合
版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：
IC后端设计范文
IC后端设计范文
IC后端设计指的是集成电路的后端设计，即将电路设计中的原理图和逻辑综合结果转化为在硅片上实际实现的物理版图设计。根据不同的要求和设计目标，IC后端设计包括了芯片布局、布线、时钟树设计、功耗优化、时序收敛等方面。
首先，IC后端设计的第一步是芯片布局。在芯片布局阶段，设计师需要根据逻辑设计和功能需求，在物理空间上确定各个模块的相对位置和相互连接方式。布局的核心目标是最小化电路的面积，并提高模块之间的信号传输效率和功耗控制。在一些复杂的设计中，还需要考虑芯片功耗、噪声、产线制造等方面的因素。
然后是布线阶段。布线是将芯片布局得到的模块之间的连接线路进行具体的物理布线，包括了全局布线和局部布线。全局布线主要是将芯片内部的主要信号传输路径进行布线，通过优化布线路径和长度，最小化延迟和功耗。局部布线主要是修复布局阶段留下的一些冲突和破坏，保证芯片的电性能和逻辑功能。
接下来是时钟树设计。时钟是IC设计中最重要的信号之一，它需要在整个芯片上有稳定、低功耗并满足时序要求的分布。时钟树设计包括时钟的划分、布线、缓冲器的布置等，它需要考虑时钟信号在时序和功耗中的各种关系，并进行合理的权衡和优化。
此外，IC后端设计还包括功耗优化。在现代芯片设计中，功耗已经成为了一个非常重要的设计指标。功耗优化旨在通过合理的电源规划、适当的电源管理和优化的电路设计等方式，最小化芯片的功耗，延长电池寿命并减少芯片的发热问题。
最后是时序收敛。时序收敛是指将逻辑设计的时序需求和芯片后端设
计阶段的物理约束一致，使得芯片在工作时能够满足时钟的周期性要求。
数字集成电路后端课设
数字集成电路后端课程设计通常涉及以下步骤：
1.需求分析和规格制定：首先，需要明确数字集成电路的设计需求，包括功能、
性能、功耗等方面的要求。然后，根据需求制定详细的规格书，明确设计的具体要求和约束条件。
2.逻辑设计：根据规格书的要求，使用硬件描述语言（如Verilog或VHDL）进
行逻辑设计。这一步包括设计算法、状态机等逻辑功能，并编写相应的代码。
3.仿真验证：完成逻辑设计后，需要进行仿真验证，以确保设计的正确性和可靠
性。这一步可以使用仿真软件（如ModelSim）进行模拟测试，检查设计的各个功能是
否符合要求。
4.综合和优化：将仿真验证通过的逻辑设计进行综合，生成网表文件。综合过程
中需要考虑工艺、时序、功耗等方面的约束条件，优化设计的性能。这一步可以使用综
合工具（如Synopsys或Cadence）进行自动化处理。
5.布图和布局布线：根据综合优化的结果，进行数字集成电路的布图和布局布线。
这一步需要考虑芯片的物理结构和工艺要求，合理安排各个逻辑单元的位置和连接关
系，以确保设计的可制造性和可靠性。可以使用布局布线工具（如Cadence或Mentor Graphics）进行自动化处理。
6.验证和测试：完成布图和布局布线后，需要进行验证和测试，以确保数字集成
电路的功能和性能符合要求。这一步可以使用测试工具（如ATE）进行自动化测试，
检查设计的各个方面是否符合规格书的要求。
7.文档编写和报告提交：最后，需要编写数字集成电路后端课程设计的文档，包
括设计规格书、逻辑设计代码、仿真测试报告、综合优化报告、布图布局布线报告等。
eda逻辑综合概念
EDA（Electronic Design Automation）逻辑综合是数字电路设计中的一个重要步骤，它将硬件描述语言（HDL）描述的电路转换为实际的逻辑门级电路。
在逻辑综合过程中，EDA 工具会根据给定的HDL 代码和设计约束条件，自动生成一个最优的逻辑电路实现。这个过程包括以下几个主要步骤：
1.语法检查：检查HDL 代码是否符合语法规范。
2.功能仿真：对HDL 代码进行功能仿真，以验证其正确性。
3.逻辑优化：对HDL 代码进行逻辑优化，以减少电路的面积和延迟。
4.逻辑综合：根据优化后的HDL 代码和设计约束条件，生成逻辑门
级电路。
5.时序分析：对生成的逻辑门级电路进行时序分析，以验证其是否
满足时序要求。
6.布局布线：根据逻辑门级电路和时序要求，进行布局布线，生成
最终的物理电路。
通过逻辑综合，设计师可以快速地将HDL 代码转换为实际的逻辑电路实现，从而加快数字电路设计的进程。同时，逻辑综合也可以帮助设计师发现设计中的潜在问题，并及时进行修正。
芯片后端设计
芯片后端设计
芯片后端设计是IC设计过程中的最后一步，主要包括芯片版图设计、逻辑综合和物理综合三个环节。其目的是将前端设计得到的逻辑电路转化为实际的物理布局，并确保芯片的性能、功耗和可靠性等方面的要求得到满足。下面将对芯片后端设计的三个环节进行详细介绍。
芯片版图设计是芯片后端设计的第一步。在此环节中，设计师根据前端设计得到的逻辑电路，将其转化为实际的物理结构。具体来说，设计师需要确定芯片的布局，将各个模块的位置进行规划，同时需要完成电路的连线，以确保信号的传输路径尽量短，减小功耗和延迟。此外，芯片版图设计还需要考虑引脚的位置、大小和布线，以及电源和接地等关键电路的布局和设计。芯片版图设计需要兼顾不同的设计指标，如性能、面积和功耗等，需要进行多次布局和优化，直到满足设计要求。
逻辑综合是芯片后端设计的第二步。在此环节中，设计师需要将前端设计得到的RTL（Register Transfer Level）描述转化为与具体库进行匹配的门级网表，以便进行后续的物理布局和布线。逻辑综合的目标是优化芯片的性能、功耗和面积等指标。具体来说，逻辑综合会对电路进行优化和转换，如逻辑合并、逻辑代数优化、常数传播和时序约束等操作，以减小逻辑门的数量、减小电路延迟、提高电路性能，并满足时序约束。逻辑综合是一个关键的步骤，需要兼顾不同的设计指标，以得到满足设计要求的门级网表。
物理综合是芯片后端设计的第三步。在此环节中，设计师将前
面得到的门级网表转化为物理布局和布线。物理综合的目标是将电路的逻辑结构转化为实际的物理结构，并进一步优化芯片的性能和功耗等指标。具体来说，物理综合会对电路进行布局和布线，以最小化电路的面积、减小电路延迟和功耗，并且满足时序约束。物理综合需要考虑不同的设计约束和限制，如密度约束、时序约束、电源引脚约束等，并进行布线、光学投影和曝光等操作，以得到满足设计要求的芯片物理布局。
电子信息工程专业面试题
电子信息、通信、电类专业将会遇到的面试题大全！精！！！看了让人大吃一惊.
模拟电路
1、基尔霍夫定理的内容是什么？（仕兰微电子）
基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个
节点的电荷相等.
基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.
2、平板电容公式(C=εS/4πkd)。（未知）
3、最基本的如三极管曲线特性。（未知）
4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）
5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）
6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）
7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）
8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）
9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点
，特别是广泛采用差分结构的原因。（未知）
10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）
11、画差放的两个输入管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的
运放电路。（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。(Infineon笔试试题)
数字后端流程简述
set_driving_cell用于定义input ports，模拟cell的驱动阻抗，为了保证 输入路径的时序和输入信号的transition time，一般选用Weak Driving Buffer。例如： set_driving_cell -lib_cell BUFX1 -pin Y -library slow all_inputs() DRC的设计规则约束：set_max_transition、set_max_capacitance和 set_max_fanout，这些约束用于的input ports，output ports或 current_design，一般在技术库内部设置。当技术库的内部设置不能 满足时，可用以上命令进行设置。例如： set_max_transition 0.3 $current_design set_max_capacitance 1.5 $current_design set_max_fanout 3.0 all_outputs()
set_wire_load_model用于设置Nets的寄生RC模型，一般选用悲观的 模型，用户也可以自己写WLM。例如： set_wire_load_model -name smic18_slow -max set_wire_load_model -name smic18_slow -min
set_wire_load_mode指明层次设计中各个层次使用什么样的WLM来 计算nets上的寄生参数。 top：忽略低层次WLM，所有层次模块的wire_load和top-level相 同，default mode； Enclosed：子模块net的wire_load和enclosed它的最小模块相同， 也就是说某一个规定的范围内使用该WLM。 例如： set auto_wire_load_selection false set_wire_load_mode top set_load用于定义nets或ports的电容负载，为了保证输出路径的时序， default条件下为0。例如：set_load 0.6 all_outputs() set_drive用于定义模块的input ports，0表示最大的驱动强度，通常用 于clock ports和reset。例如：set_drive 0 {clk，rst}。
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Basic Flow
Develop HDL files
Specify libraries Read design
Define design environment
Set design constraints
Select compile strategy
6.设置综合策略：有top-down和bottom-up两种策略，各有所长，对于不同的 设计要具体分析。
7.优化设计：综合工具可以根据约束对电路进行优化，也可以人为地加入命 令，改变优化方法。
8.分析和解决设计的问题：在设计综合（compile）后，根据报告来分析设计 中出现的问题，进而修订所出现的问题。
8
.synopsys_dc.setup文件
.synopsys_dc.setup文件主要包括各种库的设定，变量的设定等。下面具体 介绍各种库的意义及如何设定。（实例） 目标库（target_library）： 是DC在做编译（compile）的时候来构成电路图的，将电路映射到具体的单元 上。例如 set target_library my_tech.db 链接库（link_library）： 是将设计连接到对应的库上，一般包含目标库、宏单元、IP核等。例如： set link_library “* my_tech.db”。其中“*”指明当链接设计时，DC先 搜寻内存中已有的库，然后再搜寻变量link_library中制定的其它库。 符号库（symbol_library）： 定义了单元显示的图形库，当用design_vision来查看图形的时候使用。 综合库（synthetic_library）： 是由Synopsys公司提供的DesignWare库，包含了许多IP核及运算单元，用于 实现verilog描述的运算符，为电路的优化起着重要的作用。 搜寻路径（search_path）： 指定各种库的路径，可以将所用的库的路径放入search_path中，在设定 target_library和link_library时就不必加上库的绝对路径，DC会自动在 search_path中寻找所用到的库的路径从而读入该库。
逻辑综合
概述
综合是将RTL源代码转换成门级网表的过程。 电路的逻辑综合一般由三个步骤组成，即
综合＝转化＋逻辑优化＋映射（见下页图） （Synthesis＝Translation＋Logic Optimization＋Mapping） 在综合过程中，优化进程尝试完成库单元的组合，使组合成的电路能最好地
2.定义库：设定好所需要用到的综合库等多种库。
3.读入设计：综合工具读入RTL代码并进行分析。
4.定义设计环境：设定设计的工作环境、端口的驱动和负载，线负载模型等 。
5.设置设计约束：这是综合的一个极其重要的环节，设定好正确的约束才能 得到正确的综合结果。约束要适当，不能过紧或过松。主要是定义时钟和I/O 的约束。
DC中包含了多种工具，如DFT Compiler，Power Compiler，HDL Compiler， Library Compiler等，使得DC具有强大的功能，成为业界最流行的综合工具
。
7
目标库和初始环境的设置
DC启动时会先启动.synopsys_dc.setup文件，它里面设定了综合所需要的工 艺库的信息以及一些对于工具的设定命令。
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系统层次的划分与基本概念Βιβλιοθήκη Baidu
在DC中，每个设计由6个设计物体组成，它们分别是design，cell，port， pin，net和clock。其中clock是特别的端口，它存在DC内存中，是用户自己 定义的物体。如下图所示：
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变量的设定：设置的变量在DC启动时读入，便于综合的处理，同时有些DC的 变量必须在设置文件中输入。如可以设定命令的简写，保存多少条命令等： alias cud current_design alias rpt report_timing history keep 300
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综合脚本实例（.synopsys_dc.setup）
unix％ dc_shell-t
（命令界面）
unix％ design_vision
（图形界面）
Design Compiler支持TCL（Tool Command Language）语言，它是公开的业界 标准界面语言。DC-Tcl在TCL的基础上扩展丰富了TCL，使用户可以更加灵活
方便地运用TCL命令来对电路进行分析和优化。
Optimize the design
Analyze and resolve design problem
Save the
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design database
Design Compiler简介
Design Compiler有两种界面供用户使用，一种是命令界面，一种是图形界面 。在UNIX命令行下分别执行以下命令可以分别进入上述两种界面：
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综合过程中时序与面积的关系 从下图中可以看出面积与延迟的折衷关系，综合工具以约束为指导，在满足时
序的情况下获得最小面积。如果不施加约束，综合工具会产生非优化的网表， 而这是不能满足要求的网表。所以约束对于综合来说是必不可少的。
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综合的基本流程 1.准备RTL代码：RTL代码经过前端仿真后才能用于综合。
在综合之前，要设定好所需要的库，如综合库、I/O单元库，IP核等。 半导体厂商提供与DC兼容的工艺库－综合库，它包含许多信息，如单元的功
能、面积、时间、功耗、测试等，线负载模型，工作条件和设计规则约束等 。在0.18um的工艺下，可采用非线性延迟模型（NLDM）来计算单元的延迟。 单元的延迟与输入的逻辑转换时间和输出负载有关。根据每个单元的输入逻 辑转换时间和输出负载，在工艺库提供的查找表（Look-Up Table）中查出单 元的延迟。
满足设计的功能、时序和面积的要求 综合是约束驱动（constraint driven）的，给定的约束是综合的目标。约束
一般是在对整个系统进行时序分析得到的，综合工具会对电路进行优化以满 足约束的要求。 综合以时序路径为基础进行优化。 常用的综合工具有Synopsys公司的Design Compiler 和Candance公司的 Enconter RTL Compiler