RK30XX PCB设计指南_V1.0

RK30XX PCB 设计指南

以下只针对RK3066方案重点部分进行描述，其它未尽事项请参考相关资料要求。

1. RK3066 主控PCB设计指南

为了保证产品的性能和稳定性， PCB设计相当关键，在PCB设计的时候要重点关注。

推荐采用6层及以上的PCB堆叠结构设计，堆叠结构设计如下：

名称 属性 类型/规格 厚度

（mil）

介电

常数

备注

Top Signal1Cu 0.7 - Plating to 1onZ

FR 4 5 4.3 -

L2 Gnd1 Cu 1.35 - -

FR 4 7 4.3 -

L3 Power Cu 1.35 - -

FR 4 - 4.3 根据板厚调整

L4 Signal2Cu 1.35 - -

FR 4 7 4.3 -

L5 Gnd2 Cu 1.35 - -

FR 4 5 4.3 -

Bottom Signal3Cu 0.7 - Plating to 1onZ

¾铜铂厚度建议采用1onZ，改善PCB的散热性能。

¾ TOP或BOTTOM层主要是用来摆放主要器件及信号走线，如CPU,DDR3等。

¾ BOTTOM或TOP层主要是用来摆放滤波电容等小器件；如果结构允许，也可摆放大器件。

屏蔽处理

¾ TOP层PCB需要加屏蔽壳位，降低EMI及提高产品的可靠性；同时可以利用屏蔽壳作为主控的散热器，提高整机的散热效果。

¾如果空间允许，建议PCB的BOTTOM层也预留屏蔽位；或是预留大面积露铜地网络，预留配合结构做屏蔽的可能。

铺铜完整性

保证主控下方铺铜的完整性及连续性，便于能够提供良好的信号回流路径，改善信号传输质量，提高产品的稳定性；同时也可以改善的铜皮散热的性能。做到下述几点，就能保证如下图所示铺铜较好的完整性及连续性。

¾主控引脚端的信号换层过孔要排列整齐、合理分布，如下图所示：

¾采用0.2mm孔径，0.4mm孔盘的过孔。

¾铺铜层属性设置成混合分割层。

¾过孔与铺铜的安全间距设置为5.5mils。

¾铺铜线宽设置为4mils。

散热处理

¾ RK30的底部的地过孔数量应足够，铜箔应完整；

¾ RK30周围应尽量留有一定的空间，并从主控下方引出一些大面积的铜皮，便于散热；

下面两种布局温度差异达到4-5度；

¾其它温度高的IC应和RK30保持20mm的距离，否则相互之间的热量都没有办法通过PCB传导；

¾ RK30应借助于散热硅胶或散热石墨等其它散热材料散热；

¾高温器件的布局，Layout应考虑到热量的传播：

IC的散热焊盘大面积接地，并打足够多的过孔到地焊盘，也可在贴片层的背面漏铜。贴片的时候也应在保证可靠焊接的基础上，尽量在散热焊盘上增加焊锡，降低两者之间的热阻；

在IC的焊接面铺大面积的铜箔，利用铜箔来散热；

各发热IC之间的距离保证20mm以上的距离；

高温器件放置的位置应便于散热；

大电流的走线应尽量短；

¾对温度敏感的器应远离发热区域：如复位IC，电压比较器等；

注：详细请参考RK发布相关PCB设计文件。

2. CORE及DDR电源设计说明

电源的设计至关重要，直接影响产品的性能及稳定性，请严格按RK的LAYOUT要求进行设计。

¾从PMIC的电源输出到主控相应电源引脚之间保证有大面积的电源铺铜，如下图VDD_ARM电源网络，并且一定要保证实际的走线宽度。有很多案例发现，虽然走线有铺铜，但中间被很多过孔打穿，实际有效的走线宽度很窄。：

¾换层的连接处，需布有较多的过孔，以降低DC阻抗，如下图点亮过孔：

¾需从电源远端引入反馈补偿设计，弥补线路的电压损耗及提高电源动态调整及时性。下图以VDD_LOG电源为例，图中点亮的走线即为VDD_LOG反馈补偿线；此补偿线另一端接入到PMIC相应DC/DC的FB端。反馈线应避免数据线和其它线的干扰，否则会带来更严重的问题。

¾电源的滤波电容一定要靠相应的IC管脚，DCDC的layout一定需要注意输入，输出电容的位置，并且确保它们的地和IC的地之间的距离尽量短。

¾ VDD_ARM，VDD_LOG下方（即主控背面必须各放置一个10uF的大电容），如下图所示，改善电源的质量，才有可能提高产品性能，保证产品的稳定。

注：详细请参考RK发布的参考核心PCB文件。

3. DDR3 PCB设计指南

为了保证DDR的性能及得到好的兼容性，请严格按以下要求进行。

走线宽度及安全间距

¾走线宽度，所有的DDR相关走线线宽设置为4mils。

¾由于主控的球距为31.5mils，所以同一信号组内两相邻导线之间的间距为15.75mils，即焊盘中心距离的一半，只要从主控端平行等距出线，都能符合3W原则。

¾不同信号组之间两相邻信号线之间的间距要求3W以上。

¾差分对线宽4mils，线间距4mils。

信号分组及线长要求

¾32条数据线（DATA0--DATA31）、4条DATA MASKS（DQM0--DQM3），4对DATA STROBES差分线（DQS0P/ DQS0M—DQS3P/ DQS3M），这36条线和4对差分线分为四组：

GROUP A：（DATA0—DATA7，DQM0，DQS0P/ DQS0M）

GROUP B：（DATA8—DATA15，DQM1，DQS1P/ DQS1M）

GROUP C：（DATA16—DATA23，DQM2，DQS2P/ DQS2M）

GROUP D：（DATA24—DATA31，DQM3，DQS3P/ DQS3M）

QSnP/DQSnM之间的线长误差控制在50mils以内；每个GROUP内的数据线和DQMn组内线长误差控制在50mils以内；组间的数据可适当放宽要求，控制在120mils以内。

¾剩下的信号线分为三类：

GROUP E：Address： ADDR0—ADDR14共15条地址线。

GROUP F：Clock： CLK、CLKn差分对。

GROUP G：Control：包括WE、CAS、RAS、CS0、CS1、CKE0、CKE1、ODT0、ODT1、BA0、BA1、BA2等控制信号。

Address、Control与CLK归为一组，因为Address、Control是以CLK的下降沿由DDR控制器输出，DDR颗粒由CLK的上升沿锁存Address、Control总线上的状态，所以需要严格控制CLK与Address/Command、Control 之间的时序关系，确保DDR颗粒能够获得足够的、最佳的建立/保持时间。

z两片16bits DDR3同面贴片

2片16Bits的DDR3的Address、Control、CLK采用单纯的“T”型拓扑结构，其目的是为了省去VTT而兼顾信

号完整性，PCB布线时应注意以下几点：

Address、Control、CLK做“T”型拓扑应注意，保证主控芯片至各个DDR颗粒的点对点长度误差小于100mils，尽可能在换层的信号线过孔旁边留回流过孔，以其改善信号质量。分支节点至各个DDR颗粒的布线长度应尽可能