数字秒表设计

数字秒表设计
原理
通过两个单bit的信号分别进行清零和使能控制, 通过内部时钟进行计数，分频处理之后获得想要的计数频率。

通过调节获得不同的功能，即1/10秒，秒和10秒的不同计数方式。

把计数信号送到输出端口，进行观察，验证。

原理框图
引脚分配情况
其中，ENA为使能信号，CLR为清零信号，USEC为单位为0.01s的计数器，SEC单位为0.1s，DSEC单位为1s。

波形仿真
从上图可以看出，每当USEC（1/10秒）计数到10个时，SEC就加1，同理，DSEC 也会在SEC（秒）计数到10个时加1，此处仿真为方便观察，时钟没有采用系统的50MHZ。

但功能验证正确。

VHDL源程序代码
-- 数字秒表
library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity sec is
port (
CLK,CLR,ENA : in std_logic;
USEC: out std_logic_vector( 3 downto 0 ); -- 1/10 s
SEC: out std_logic_vector( 3 downto 0 ); -- s
DSEC: out std_logic -- 10 s
);
end entity;
architecture sec_arch of sec is
--signal COUNT : INTEGER std_logic_vector (7 downto 0 );
signal C1,NCLK:std_logic;
component CLKGEN
port (
CLK : in std_logic;
CLK_D: out std_logic
);
end component;
component COUNT10
port (
CLK,CLR,ENA : in std_logic;
CQ: out std_logic_vector(3 downto 0);
CARRY: out std_logic
);
end component;
begin
U0: CLKGEN PORT MAP (CLK,NCLK);
U1: COUNT10 PORT MAP (NCLK,CLR,ENA,USEC,C1);
U2: COUNT10 PORT MAP (C1,CLR,ENA,SEC,DSEC);
end architecture;
-- 分频电路，平台提供的频率为50MHZ,进行分频，便于观察！
library IEEE;-- 100HZ
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity clkgen is
port (
CLK : in std_logic;
CLK_D: out std_logic
);
end entity;
architecture clk_arch of clkgen is
signal COUNT : integer range 0 to 500000; --50MHZ -->100hz
begin -- 50M/100=500000 PROCESS(CLK)
BEGIN
if clk'event and clk='1' then
IF COUNT= 500000 then
COUNT<=0;
ELSE COUNT<=COUNT+1;
END IF;
END IF;
END PROCESS;
PROCESS(COUNT)
BEGIN
IF COUNT= 500000 THEN -- 100HZ
CLK_D<='1';
ELSE CLK_D<='0';
END IF;
END PROCESS;
end architecture;
library IEEE;-- 100HZ
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity COUNT10 is
port (
CLK,CLR,ENA : in std_logic;
CQ: out std_logic_vector(3 downto 0);
CARRY:out std_logic
);
end entity;
architecture COUNT10_arch of COUNT10 is
signal CQI : std_logic_vector(3 downto 0);
--50MHZ -->100hz begin -- 50M/100=500000
PROCESS(CLK,CLR,ENA)
BEGIN
IF CLR= '1' then CQI<="0000";
elsif clk'event and clk='1' then
IF ENA= '1' then
IF CQI< 9 then CQI<=CQI+1;
ELSE CQI<="0000";
END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CQI)
BEGIN
IF CQI= 9 THEN -- 100HZ
CARRY<='1';
ELSE CARRY<='0';
END IF;
END PROCESS;
CQ<=CQI;
end architecture;。