CD4046的倍频电路设计

基于数字锁相环4046的变频电路的设计

即为８～１２８ｆｏ。
四、结语
图４４Ｉ｝４６的引脚图
图５７４ＬＳ１９１的引脚图
３．２汁数器１９１的功能及Ｔ作原理
１９１为可预置的４位二进制同步加／减计数器，共有
５４１９１Ｈ４１９１，５４Ｌｃ￣１９１／７４ＬＳ１９１两种线路结构形式。１９１的预
此锁相环的作频率不高，对环路的入锁时间的要求也
小商，可选用最简单的一阶ＲＣ低通滤波器，滤波器的截止角
频率
１
ＷＲＦＣＦ
式（２－３）
取Ｒｆ＝ｌ０ｆＫＱ）．（Ｆ０．１（ｕ０，系统比较稳定，９脚的杂波比
较小
ＤＯＤ１Ｄ２Ｄ３＝Ｉ１ｌ】时，Ⅳ ＝１，ＪｉＪｏ由此可见，当通过一级ｌ９ｌ时，合成器生成的频率范同为，／ｏ～１６频率间隔为，ｏ。如以上两图知，１９１（１）的Ｄ。ＤＤＤｌ１ｌ０，倍频倍数同定为８倍．而１９１（２）的ＤＤＤＤ，管脚分别接了四个拨码开关，即倍频的倍数可以手动调节，这样整个频率合成器的输出频率范围为８￣１６＝１２８倍，
ＳＹＳＰＲＡＣＴＩＣＥ墨笙壅壁＞＞
基于数字锁相环４０４６的变频电路的设计
◆ 王丹琦韩振华王静
摘要：本设计是基于数字锁相环４（）４６的变频电路，用锁相环４０４６实现任意信号的变频电路，满足不同电压、不同频率的信号的倍频意义在于本设计可以完成分／倍频器所难以完成的任意数字的变频，且简单、节能设计将分为数字锁相环（ＤＰＬＬ）、数控振荡器（ＤＣＯ）模块、除Ｎ分频和乘Ｍ倍频模块锁相倍（分）频是将一种频率变换为另一种频率，即可将两种不同的频率互相转换用锁相环实现的频率合成器，既有频率稳定度高又有改换频率方便的优点。

锁相环CD4046的应用设计及研究_曾素琼

文章编号：1003- 0107(2012)01- 0072- 04
Ab s tra ct: In this p a p e r,p ha s e loc ke d loop is d is c us s e d of the p rinc ip le a nd a p p lic a tion,PLL fre q ue nc y
CKA，输出端为 QA；另一个为五进制计数电路，计数脉冲输入端为 CKB，输出端为 QB，QC，QD，这两个计数器可独立使用；当将 QA 连到 CKB；R 01、R02、R92、R91 接地, 当计数脉冲输入 CKA 时，可构成十进制计数器[7]。
图 7 所示；把 CD4046 的 3 脚与 QB 相连，即 74LS90 为 4 分频时，用示波器测 CD4046 的 4 脚得到频率输出为 3.96kHz (理论值为 4.0kHz)的正弦波形，如图 8 所示；把 CD4046 的 3 脚与 QC 相连，用示波器测 CD4046 的 4 脚得到频率输出为 7.94kHz (理论值为 8.0kHz)的正弦波形，如图 9 所示。
频率合成器和常规的振荡式正弦信号频率源相比，其主要优点是：
(1)具有较高的频率长期稳定度，相位噪声小。若频率合成器用恒温控制的高稳定度的石英晶体振荡器作为基准频率源(或称主晶振)的话，则△f/f0 可达 10-10～ 10-8/ 日，而常规的振荡式正弦信号频率源，其稳定度一般的只能达到△f/f0=10-8～10-5/ 日；
图 2 倍频锁相环频率合成原理方框图
2.2 基于锁相环 CD4046 频率合成器设计
2.2.1 锁相环 CD4046 介绍
CD4046 常使用集成电路的锁相环。它是通用的 CMOS 锁相环集成电路，其特点是电源电压范围宽 (为 3～18V），输入阻抗高(约 100MΩ)，动态功耗小，在中心频率 fo 为 10kHz 下功耗仅为 600μW，属微功耗器件。 CD4046 内部电原理框图如图 3 所示，它主要由相位比

锁相环CD4046原理及应用

锁相环CD4046 原理及应用锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。

图1压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。

施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。

这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。

这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。

当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。

锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。

过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：图2∙1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

∙2脚相位比较器Ⅰ的输出端。

∙3脚比较信号输入端。

∙4脚压控振荡器输出端。

∙5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

cd4046原理

cd4046原理CD4046是一种常用的集成电路，用于频率锁定环路和相位比较器。

它由一个VCO（Voltage Controlled Oscillator）和两个相位比较器组成。

我们来了解一下CD4046的基本原理。

CD4046是一种锁相环（PLL）电路，它可将输入信号锁定在特定的频率上。

PLL是一种负反馈控制系统，它通过调整输出信号的相位和频率来与输入信号保持一致。

CD4046的输入信号经过一个相位比较器与VCO的输出信号进行比较，然后通过一个滤波器对比较结果进行平滑处理，最后输出给VCO进行频率调整。

CD4046中的相位比较器有两个，分别为相位比较器1和相位比较器2。

相位比较器1用于锁定输入信号的相位，相位比较器2用于锁定输入信号的频率。

相位比较器1的输出信号经过一个低通滤波器来获得一个平均值，然后输入给VCO进行频率调整。

相位比较器2的输出信号则直接输入给VCO进行相位调整。

CD4046中的VCO是一个电压控制的振荡器，它的频率可以通过控制输入信号的电压来调整。

VCO的输出信号经过一个分频器后又反馈给相位比较器1和相位比较器2，形成一个闭环控制系统。

当输入信号的频率与VCO的输出频率不一致时，相位比较器1和相位比较器2会产生不同的输出信号，通过调整VCO的频率和相位，使得两个输入信号保持一致。

CD4046的频率锁定环路具有很多应用。

一种常见的应用是频率合成器，它可以将一个稳定的参考信号通过CD4046锁定在所需的频率上，用于无线电调谐器和通信系统中。

另一种应用是相位比较器，它可以用于数字通信系统中的时钟恢复和数据同步。

总结一下，CD4046是一种用于频率锁定环路和相位比较器的集成电路，它通过相位比较器和VCO的组合来实现输入信号的锁定。

CD4046广泛应用于无线电调谐器、通信系统和数字通信系统等领域。

通过对CD4046的深入了解，我们可以更好地理解和应用这一集成电路。

cd4046构成的fsk调制解调电路

cd4046构成的fsk调制解调电路全文共四篇示例，供读者参考第一篇示例：CD4046是一种集成电路，常用于FSK调制和解调电路中。

FSK （Frequency Shift Keying）调制技术是一种数字调制技术，通过改变信号的频率来携带数字信息。

在通信系统中，FSK调制技术被广泛应用于数据传输和调频调制解调。

本文将详细介绍CD4046构成的FSK 调制解调电路的原理和应用。

一、CD4046简介CD4046是一种集成数字数字锁相环PLL（Phase Locked Loop）电路，由德州仪器公司生产。

它由一个相位比较器、一个VCO （Voltage Controlled Oscillator）和一个低通滤波器组成。

CD4046可以将输入信号的频率与VCO的频率进行比较，并自动调节VCO的频率，使得输入信号与VCO的频率同步。

这种锁相环的原理可以用于FSK调制和解调电路中。

二、FSK调制解调电路原理1. FSK调制原理：在FSK调制中，输入的数字信号被转换成两种不同频率的信号，并分别控制两个不同频率的载波信号。

这两种载波信号通过一个开关切换器，使得输出信号在两种频率之间切换，从而携带数字信息。

2. FSK解调原理：在FSK解调中，接收到的信号经过解调器解调，得到两种不同频率的信号。

这两种信号再经过一个比较器比较，得到解调后的数字信号。

CD4046通过其内部的相位比较器和VCO实现了FSK调制解调电路。

其电路连接如下：1. 输入信号经过一个低通滤波器，去除噪声和高频成分，然后输入到CD4046的相位比较器。

2. CD4046的VCO的频率由输入信号的频率控制，当输入信号的频率高于VCO的频率时，VCO的频率会增加；反之，当输入信号的频率低于VCO的频率时，VCO的频率会减小。

3. CD4046的输出信号通过一个比较器进行信号处理，得到FSK调制或解调后的数字信号。

1. 数据传输：FSK调制技术可以将数字信号转换成模拟信号进行传输，提高数据传输效率和可靠性。

基于cd4046锁相环的数字频率合成器电路设计

基于cd4046锁相环的数字频率合成器电路设计1. 介绍在当今的数字电子领域，频率合成器扮演着至关重要的角色，它可以将一个基础频率信号合成出多个频率信号，广泛应用于收音机、数字通信、无线电、雷达等领域。

本文将重点讨论基于cd4046锁相环的数字频率合成器电路设计，以及CD4046的基本工作原理和性能特点。

2. 基础原理CD4046作为一种锁相环集成电路，它由相位比较器、环路滤波器和振荡器组成。

在频率合成器中，CD4046可以将输入信号频率合成成另一个输出频率信号，并且具有较高的信号锁定能力。

其基本工作原理是根据输入信号频率与振荡器输出信号频率之间的差值，不断调节振荡器输出频率，直至二者频率相同，从而实现信号的合成。

3. 设计步骤(1) 确定合成频率范围：根据实际需求确定所需合成频率范围，进而选择合适的分频倍数和振荡器参数。

(2) 选择振荡器电路：根据合成频率范围选择合适的振荡器电路和频率合成器芯片，CD4046是目前较为常用的选择之一。

(3) 进行电路仿真：使用电路仿真软件对设计电路进行仿真和调试，确保电路工作稳定和合成频率准确。

(4) 调节环路参数：根据实际需求调节环路参数，如环路带宽和环路增益，以实现更精准的频率合成效果。

4. 性能分析CD4046锁相环具有较高的抗干扰能力和频率稳定性，能够在一定程度上抵抗外部环境干扰和波动。

其响应速度较快，能够实现快速锁定输入信号频率，并且具有较高的合成精度和稳定性，适用于多种频率合成场景。

5. 个人观点在设计数字频率合成器时，选择合适的频率合成器芯片对电路性能起着至关重要的作用。

CD4046锁相环作为一种可靠的集成电路芯片，具有较高的性能和稳定性，是设计高质量数字频率合成器的重要选择之一。

在实际应用中，需要根据具体需求合理设计振荡器电路和调节环路参数，以实现更加精准和稳定的频率合成效果。

总结：本文对基于CD4046锁相环的数字频率合成器电路设计进行了全面评估和探讨，介绍了其基本工作原理、设计步骤、性能分析和个人观点，并对其在数字频率合成器设计中的重要性进行了强调。

CD4046的倍频电路设计

CD4046的倍频电路设计
设计项⽬：基于CD4046的倍频电路设计
使⽤TI产品及设计过程：本设计采⽤锁相环芯⽚CD4046和分频器CD4040实现，效果良好，CD4046压控振荡输出到分频器CD4040的时钟输⼊端，经分频后回馈到CD4046的鉴相器输⼊端，和待倍频的输⼊信号进⾏相位⽐较，得出的相位差经过低通滤波器产⽣⼀个控制电压调节压控振荡器的输出振荡频率，当鉴相器的两输⼊端频率相位⼀样时（即相位锁定），压控振荡器的输出频率即为倍频和的频率。

整个电路如附件所⽰。

我在采⽤CD4046+CD4040进⾏倍频电路设计过程中⾛了很多弯路，总结⼀下以供⼤家参考：1、芯⽚外围电路参数的选择应严格按照DATASHEET上的要求进⾏选择。

2、倍频的倍数不能太⼤，太⼤的话会造成倍频出来的结果很不稳定。

3、准确选择R1、C1和R2的参数，这三项的参数如果设置不正确将会造成倍频输出不对的结果。

您的感想：通过这次设计使我充分掌握了分频和倍频的原理以及实现⽅法。

基于CD4046锁相环的频率合成器设计

集成电路课程设计——基于锁相环的频率合成器的设计学院：物理和信息工程学院班级：2010级信通工程2班姓名：李文（111000218）同组：汪艺彬（111000228）基于锁相环的频率合成器的设计一、设计和制作任务1．确定电路形式，画出电路图。

2．计算电路元件参数并选取元件。

3．组装焊接电路。

4．调试并测量电路性能。

5．写出课程设计报告书二、主要技术指标1．频率步进 100Hz2．频率稳定度f =100Hz3．电源电压 Vcc=10V4. 频率输出范围 700.00KHz-799.90KHz三、确定电路组成方案原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N ，从而就得到N 倍参考频率的稳定输出。

晶体振荡器输出的信号频率f1，经固定分频后（M 分频）得到基准频率f2，输入锁相环的相位比较器（PC ）。

锁相环的VCO 输出信号经可编程分频器（N 分频）后输入到PC 的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f2=f3/N=f4 故 f3=Nf2 (f2为基准频率) 当N 变化时，或者N/M 变化时，就可以得到一系列的输出频率f3。

图1原理框图四、设计方法（一）、振荡源的设计用CMOS4069六反相器的三个和非门和2M 晶体组成2MHz 振荡器，如图。

图中Rf1使F1工作于线性放大区。

晶体的等效电感，C1、C2构成谐振回路。

2M 晶振（f1）M 分频 (f2)相位比较器低通滤波器N 分频 (f4)压控振荡器(f3)C1、C2可利用器件的分布电容不另接。

（二）、100HZ标准信号源设计（即M分频的设计）本次课程设计采用的是2M的晶振，最终需要的是100HZ的标准信号，因此中间需要设计个20000分频的分频器，即M=20000.首先利用的双D触发器74HC74的其中一个D触发器构成二分频电路，把2M的输入进行二分频得到1M的输出。

cd4046中文资料

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高（约100MΩ),动态功耗小，在中心频率f0为10kHz下功耗仅为600μW,属微功耗器件。

CD4046锁相的意义是相位同步的自动控制，功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器(PC）、压控振荡器(VCO).低通滤波器三部分组成，如下所示.<CD4046内部电原理框图〉CD4046工作原理:输入信号Ui从14脚输入后,经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。

UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2,使f2迅速逼近信号频率f1.VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。

若开关K拨至13脚,则相位比较器Ⅱ工作,过程与上述相同，不再赘述。

下图是CD4046的引脚排列，采用16脚双列直插式,各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端.14脚信号输入端。

15脚内部独立的齐纳稳压管负极.<CD4046引脚图>CD4046典型应用电路。

图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时,电路即起基本方波振荡器的作用。

CD4046与CD4520倍频锁相与仿真

摘要：过ＰＰＣＥ仿真，绍锁相环Ｃ０６与计数器ＣＤ５０配合使用时，于５Ｈｚ方波的１８倍频应用实例。分别介绍了锁相环通ＳＩ介Ｄ４４４２用０２
Ｃ０６的原理和使用的关键所在，助以完整的电路，确的参数和精确的仿真波形，于同类型的设计与调试。Ｄ４４辅准便关键词：相环Ｃ４４；数器Ｃ４２；２锁Ｄ０６计Ｄ５０１８倍频；通滤波器ＰＰＣ低ＳＩＥ仿真
图１
Ｃ０６是一个低频锁相环。频率为５Ｈｚ直Ｄ４４０，
流值为１４幅值为１３的的正弦交流电压经过．Ｖ，．ＶＴＬ２７构成的电压跟随器，现电压跟踪。再经Ｃ２２实
数器的１Ｏ号脚使能端相连接，构成两片计数器的级
（．ＡｒｏｃａａＡｃｄｍ（ＡＦＡ）Ｗｕｍ３０９Ｃｉａ２１ｉＦｒｅＲｄｒａｅｙＲ，Ｊｎ４０１，ｈｎ；．ＨｕｅＩｓｔｔｏｂｉｎｔｕｅｆＭｅｓｒｍｅｔａｄＴｓｎｅｈｏｏｙ，ｈｎ４０７，ｈｎ）ｉａｕｅｎｎｅｉｇＴｃｎｌｇＷｕａ３０４Ｃｉｔａ
ＡｂｔａｔＴｈｅｔｘｔｉｔｎｒｕｃｈｅｃｏｐｒｔｏｎｏｈｐｓ－ｏｃｄｏｓｒｃ：ｅｓｏｉｔｏｄｅｔｏｅａｉｆｔｅｈａｅｌｋｅｌｏｐＣＤ４６ｎｄｃｎｔｒＣＤ４５００４ａｏｕｅ２ｆｏＰＳＰＩｒｍＣＥｉｓｍｕｌｔｏａｉｎ．Ｔｈｉａｅｉｅｏ１８ｆｅｅｙｍｕｔｐｉａｉｒｍＯＨｚＩｈａｒ，ｔｓｃｓｓｕｓｄｔ２ｒｑｕｎｃｌｉｌｃｔｏｎｆｏ５．ｎｔｅｐｐｅｈｅｐｉｉｅａｄｋｙｏｅｉｎｔｒｎｃｐｌｎｅｆｄｓｇｈｅＰＬＬＣＤ４４６ｉｎｒｄｕｅｎｄｔｉａｄｓｐｒｔｌ．Ｔｈｅｉｔｃｌｃｒｎｉｉ— ０ｓｉｔｏｃｄｉｅａｌｎｅａａｅｙｎａｔｅｅｔｏｃｃｒ

锁相环CD4046

锁相环集成锁相环芯片CD4046是由CMOS 电路构成的多功能单片集成锁相环，具有功耗低、输入阻抗高、电源电压范围宽等优点。

在信号处理和数字系统中，CD4046都得到了广泛的应用，常被用于频率调制、频率锁定、时钟同步和频率合成等方面。

CD4046的工作频率小于1.2MHz ，属于低频锁相环。

电源电压为5～15V ，输出驱动电流大于2.6mV 。

其内部结构及典型应用电路如图3-12所示。

图3-12 CD4046内部结构图与其他锁相环不同的是：CD4046具有两个可选用的鉴相器Ⅰ和Ⅱ：相位比较器Ⅰ是一个异或门，适用于输入信号中噪声分量较多、信噪比较低的场合，但必须要求输入信号具有50％的占空比。

当无输入信号或噪声信号输入时，异或门输出平均电压等于UDD/2，经低通滤波器后送到VCO 输入端9，使VCO 在中心频率上起振。

相位比较器Ⅱ由四个触发器、控制门和三态输出电路组成，是边缘触发工作方式的鉴相器，因而对输入信号占空比无特定的要求，但相位比较器Ⅱ的信噪比容限不如相位比较器Ⅰ高。

选用相位比较器Ⅱ为鉴相器时，捕获带和同步带具有相同的带宽)(21min max f f f f L C +±==。

如图3-12所示，CD4046采用的是RC 型压控振荡器，必须外接电容C1和电阻R1作为充放电元件，当锁相环对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。

CD4046的工作频率与芯片外围的器件取值有关。

为使锁相环工作在最佳状态，在选择外接元件参数时，既要考虑压控振荡器的中心频率O f ，也要兼顾最高频率m ax f 和最低频率min f 。

根据经验公式得)(21012min C C R f +≈π、min 011max )(21f C C R f ++≈π，压控振荡器的中心频率为)(21min max 0f f f +=。

其中C0为寄生电容，约为30pF ；R1、R2的取值一般在10KΩ～1MΩ之间；UDD≥10V 时，C1取值大于50pF ；UDD≥5V 时，C1取值大于100pF 。

锁相环CD4046的原理详细介绍及应用电路

退出登录用户管理锁相环CD4046的原理详细介绍及应用电路作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论]锁相环CD4046的原理详细介绍及应用电路锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器（PC）、压控振荡器（VCO）。

低通滤波器三部分组成，如图1所示。

图1压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。

施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。

这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。

这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。

图2当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。

锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。

过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

设计作业(电子专业)

一、供电电源电路设计某一供电系统，采用电池供电，电池电压为3.6V，使用一段时间后，会逐渐下降到3.1V，低于3.1V认为电池耗尽。

电路中要求两路电压供电，+3V/200毫安和－3V/20毫安，要求设计的供电电路，纹波尽量低，效率尽量高，尽量降低电源电路自身耗电。

自己选择稳压芯片，画出电路图，给出所选择的芯片的主要参数，论述所设计的合理性和实用性。

不允许使用专用DC—DC变换模块。

答：电路图如下所示：LT3970作为稳压芯片。

ICL7660将+3V芯片直接转化为-3V。

LT3970 是一款可调频率、单片式、降压型开关稳压器，可接受一个高达 40V 的宽输入电压范围，且仅消耗 2.5μA 的静态电流。

芯片上内置了一个高效率开关和箝位二极管、升压二极管以及必需的振荡器、控制器和逻辑电路。

低纹波突发模式操作在低输出电流条件下保持了高效率，并在典型应用中将输出纹波抑制在 5mV 以下。

电流模式拓扑结构用于实现快速瞬态响应和上佳的环路稳定性。

一个箝位二极管电流限值提供了针对短路输出和过压条件的保护作用。

该器件提供了一个具准确门限的使能引脚，从而产生一个 0.7μA 的低停机电流。

当 VOUT 达到编程输出电压的 90% 时，电源良好标记电路将发出指示信号。

通过LT3970将3.6V电压转换为3V。

题目要求还要输出-3V电压，所以采用ICL7660将+3V芯片直接转化为-3V。

ICL7660是Maxim公司生产的小功率极性反转电源转换器。

ICL7660的静态电流典型值为170μA，输入电压范围为1.5-10V，效率高达98％，输出功率可达700mW，符合输出200mA的要求。

二、倍频电路设计：在电力系统数据采集过程中，常用到倍频电路。

电网频率的变化范围为48HZ~50HZ,将此信号倍频256。

即设计一个电路，输入为48HZ~52Hz的峰峰值为5V的正弦波信号，输出为12.288K~13.312K的方波信号，要求画出原理图，对所用芯片功能以及所用电压要清楚描述。

锁相环CD4046的原理详细介绍及应用电路

退出登录用户管理锁相环CD4046的原理详细介绍及应用电路作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论]锁相环CD4046的原理详细介绍及应用电路锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器（PC）、压控振荡器（VCO）。

低通滤波器三部分组成，如图1所示。

图1压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。

施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。

这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。

这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。

图2当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。

锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。

过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

cd4046中文资料

CD4046是通用的CMOS锁相环集成电路,其特点是电源电压范围宽(为3V－18V），输入阻抗高（约100MΩ），动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件.CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL.它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域.锁相环主要由相位比较器（PC）、压控振荡器(VCO）。

低通滤波器三部分组成，如下所示.<CD4046内部电原理框图〉CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。

UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f 2迅速逼近信号频率f1.VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较,最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。

若开关K拨至13脚，则相位比较器Ⅱ工作,过程与上述相同，不再赘述。

下图是CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平.2脚相位比较器Ⅰ的输出端.3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端.10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻.13脚相位比较器Ⅱ的输出端。

14脚信号输入端.15脚内部独立的齐纳稳压管负极。

〈CD4046引脚图>CD4046典型应用电路.图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时,电路即起基本方波振荡器的作用.振荡器的充、放电电容C1接在6脚与7脚之间,调节电阻R1阻值即可调整振荡器振荡频率，振荡方波信号从4脚输出.按图示数值，振荡频率变化范围在20Hz至2kHz.CD4046的VCO方波发生器图6图7是CD4046锁相环用于调频信号的解调电路。

集成电路课程设计——锁相环CD4046设计频率合成器

集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。

计算电路元件参数并选取元件O组装焊接电路。

调试并测量电路性能。

确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。

晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。

锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。

图中Rf使F1工作于线性放大区。

晶体的等效电感，Cl> C2构成谐振回路。

C1、C2可利用器件的分布电容不另接。

Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。

CD40103是BCD码8位分频器。

采用8位拨码开关控制分频大小。

输入的二进制大小即为分频器N分频。

图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。

如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。

电路图如下：500Hz信号从14脚输入。

3脚4脚接N分频电路，即40103分频电路。

cd4046中文资料

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器（PC）、压控振荡器（VCO）。

低通滤波器三部分组成,如下所示。

〈CD4046内部电原理框图〉CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。

UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f 2迅速逼近信号频率f1。

VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。

若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。

下图是CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

〈CD4046引脚图〉CD4046典型应用电路。

图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。

锁相环芯片CD4046引脚,工作原理及应用电路

CD4046是通用的CMOS锁相环集成电路，其主要特点是:1.电源电压范围宽（为3V－18V）;2. 输入阻抗高(约100MΩ);3. 动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用16 脚双列直插式。

图2各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。

比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。

当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。

从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。

从图中还可知，fout不一定是对称波形。

对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。

图3相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。

它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。

它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。

基于CD4046构成的PLL及应用

基于CD4046构成的PLL及应用
CD4046 构成的PLL 在通信、频率处理、自动控制等技术领域中应用较为广泛，正确理解CD4046 对掌握电路基本组成、原理及应用，对处理实际工程问题有很大帮助。

基于CD4046构成的PLL及应用----锁相环的基本原理及组成
锁相环的主要任务是保证本机的振荡器产生的频率和相位与接收来的基准信号频率和相位完全相同，称为同步。

锁相环主要组成是由由相位比较器、压控振荡器、低通滤波器三部分组成，其组成方框图如图 1 所示。

图1相环的组成方框图
锁相环的基本工作原理;相位比较器（APC）输入两个信号，一个是输入信号Ui ，在工程上称为基准信号（在通信和广振荡信号Uo ，本机振荡。