March C算法改 进及其在嵌入式SRAM测试中的探究
一种基于LFSR与MARCHC+算法的SRAM内建自测电路设计
高的器件 ， 而存储器又是对制造过程 中存在缺 陷最敏感 的器件之一 ， 因此如何对嵌入式存储 器进行完备的测试成为急需解决的课题。在很
多情况下 ， 对嵌入式静态存储 器 （ Ｒ Ｍ） Ｓ Ａ 的测 试是采用 内建 自 测试 （ ＩＴ） ＢＳ 的方法实现的＿ 。 １ Ｊ 目前， 有多种较为成熟的算法支持嵌入式静态 存储器 内建 自测试 ， 例如 ＭＳ Ａ Ｃ Ｎ算法 、 Ａ — Ｇ Ｌ Ｐ Ｔ算法 、 Ｔ ＋＋算 法 和 ＭＡ Ｃ Ａ ＭＡ Ｓ Ｒ Ｈ Ｃ算 法等等 。与其他算法相 比， Ｒ Ｈ Ｃ算 。］ ＭＡ Ｃ
维普资讯
第２卷 ６
２０ ０ ６年
第５ 期
９月
核 电子 学与探 测技 术
Ｎｕ ｌａ ｅ ｔｏ ｉｓ＆ Ｄｅ ｅ ｔ ｎ Ｔｅ ｈ ｏｏ ｙ ｃｅ ｒＥｌｃｒ ｎ ｃ ｔｃｉ ｃ ｎ ｌ ｇ ｏ
Ｖｏ ６ Ｎｏ ５ ｋ２ ．
Ｓ ｐ． ｅｔ ２ ０ ０ ６
节将 重 点介 绍 地 址 发 生 器 和控 制 器 的设计 ， 由 于 ＭＡＲ ＣＨ Ｃ＋ 算 法 不 要 求 地 址 是 连 续 发 生
图 １ Ｓ Ａ ＩＴ 电 路框 图 Ｒ Ｍ ＢＳ
号 Ｔ ｓＥ ａ ｌ来 启动 电路对 Ｓ ＡＭ 进行 自测 ｅｔ ｎ ｂｅ Ｒ 试 。控 制 器 通 过 控 制 通 路 选 择 器 来 选 择 Ｓ ＲＡＭ 数 据 流 和 地 址 流 的 路 径 。 测 试 时 ，
试 Ｓ Ａ 时地址是可 以不连续发生的Ⅱ ］ Ｒ Ｍ 。这 说 明地址也可 以由其 他的非计数器 电路来实 现， 如可以产生伪 随机 向量 的 Ｌ Ｓ 。与相 Ｆ 同位数 的计数器相比， Ｆ Ｒ的硬件开支较小， ＬＳ
而 且 Ｌ Ｓ 的复用 性 也 较强 ¨ 本 文 将 Ｌ Ｓ ＦＲ ２ ］ ＦＲ
基于March C+算法的RAM内建自测试设计
相邻单元其中的一个进行写操作时，导致 ＮＰＳＦ算法可以ｔｉｏｎＤｅｌａｙＦａｕｌｔ，ＴＦ）
临近图形敏感故障 （ＮｅｉｇｈｂｏｒｈｏｏｄＰａｔｔｅｒｎ ＳｅｎｓｉｔｉｖｅＦａｕｌｔｓ，ＮＰＳＦ） 开路故障 （ＳｔｕｃｋＯｐｅｎＦａｕｌｔ，ＳＯＦ）
在随机访问 ＲＡＭ 的时候，存储单元中的 对每个存储单元进行 １－０和 ０－１的读写，并且写入变 数据会从 ０跳变成 １，或者从 １跳变成 ０． 换值的时候要迅速地读出现在的数据，最后检查结果．
１ 故障模型
故障模型对于测试来说非常重要，一般故障模型与电路设计息息相关 故障模型主要分为六 类，分别是：单元固定故障、单元耦合故障、状态跳变故障、临近图形敏感故障、开路故障、地址译码故 障．故障模型的描述以及故障检测方法如表 １所示：
表 １ 故障分类
故障名称
故障介绍
检测方法
单元固定故障 （ＳｔｕｃｋＡｔＦａｕｌｔ，ＳＡＦ）
Ｋｅｙｗｏｒｄｓ： Ｐｅｒｌｌａｎｇｕａｇｅ；ＭａｒｃｈＣ＋ ａｌｇｏｒｉｔｈｍ；ＨＳＣ３２Ｋ１ｃｈｉｐ；ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ
０ 引言
随着集成电路产业的飞速发展，片上系统（ＳｏＣ，Ｓｙｓｔｅｍｏｎｃｈｉｐ）的集成度变得越来越高，电路设
收稿日期：２０１８－０３－２１ 基金资助：辽宁省教育厅研究生教育教学改革项目（辽教函［２０１７］２４号） 作者简介：孙守英（１９９２－），辽宁东港人，硕士研究生，从事集成电路测试研究．
Ａｂｓｔｒａｃｔ： ＩｎｏｒｄｅｒｔｏｓｏｌｖｅｔｈｅｓｈｏｒｔｃｏｍｉｎｇｓｏｆｔｒａｄｉｔｉｏｎａｌｔｅｓｔｉｎＨＳＣ３２Ｋ１ｃｈｉｐ，ｔｈｉｓｐａｐｅｒ
ａｄｏｐｔｓＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ（ＢＩＳＴ）ｍｅｔｈｏｄｂａｓｅｄｏｎＭａｒｃｈＣ＋ａｌｇｏｒｉｔｈｍ，ａｎｄｃａｌｌｓＭｂｉｓｔＡｒｃｈｉｔｅｃｔ ｔｏｏｌｗｉｔｈｐｅｒｌｌａｎｇｕａｇｅ．ＴｈｅＭａｒｃｈＣ＋ ａｌｇｏｒｉｔｈｍ ｉｓａｕｔｏｍａｔｉｃａｌｌｙｇｅｎｅｒａｔｅｄ．Ｔｈｅｇｅｎｅｒａｔｉｏｎｔｉｍｅ ｉｓｏｎｌｙ３．５ｓｅｃｏｎｄｓ，ｗｈｉｃｈｓｈｏｒｔｅｎｓｔｈｅｔｅｓｔｔｉｍｅａｎｄｉｍｐｒｏｖｅｓｔｈｅｔｅｓｔｅｆｆｉｃｉｅｎｃｙｃｏｍｐａｒｅｄｔｏ ｍａｎｕａｌｌｙｗｒｉｔｉｎｇｔｈｅａｌｇｏｒｉｔｈｍ ｃｏｄｅｆｏｒｓｃｏｒｅｓｏｆｍｉｎｕｔｅｓｏｒｅｖｅｎｈｏｕｒｓ．Ｓｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｓｈｏｗ ｔｈａｔｔｈｅｔｅｓｔｍｅｔｈｏｄｐｒｏｐｏｓｅｄｉｎｔｈｉｓｐａｐｅｒｃａｎｅｆｆｅｃｔｉｖｅｌｙａｃｈｉｅｖｅｔｈｅｔｅｓｔｒｅｓｕｌｔｓ．Ｔｈｉｓｍｅｔｈｏｄｃａｎ ｂｅｅｘｔｅｎｄｅｄｔｏｏｔｈｅｒｃｈｉｐｓｔｅｓｔａｎｄｈａｓｓｔｒｏｎｇａｐｐｌｉｃａｂｉｌｉｔｙ．
基于march c-算法的sram bist电路的设计
基于march c-算法的sram bist电路的设计SRAM BIST（Built-In Self-Test）电路是在静态随机存储器（SRAM）中集成的一个用于自测试的电路。
它可以在不需要外部测试设备的情况下对SRAM进行测试和诊断。
在设计SRAM BIST电路时，可以采用March C算法。
March C算法是SRAM 测试中经常使用的一种算法，它可以实现全面的SRAM测试和故障诊断。
以下是基于March C算法设计SRAM BIST电路的步骤：
1.确定SRAM的大小和位宽。
这将决定BIST电路的复杂度和测试时间。
2.根据SRAM的大小和位宽，设计SRAM测试模式生成器。
该模块生成March C测试序列，包括读取、写入和比较操作。
3.设计比较器模块，用于比较读取的SRAM数据和预期结果。
比较器可以使用位宽和诊断能力进行自定义。
4.设计控制器模块，用于控制测试模式和测试结果的生成。
该模块还可以包括故障诊断和报告功能。
5.验证SRAM BIST电路设计的正确性，并进行仿真和模拟。
6.将SRAM BIST电路集成到目标系统中进行测试。
总的来说，基于March C算法的SRAM BIST电路设计需要进行多方面的考虑和测试，以确保其正确性和可靠性。
基于March C+算法的SRAMBIST设计
产过程 中会 出现错 误 。存储 器不 同于其 他逻 辑 电路 ， 在 芯片 中 ， 与存储 器 相连 的 Ｉｏ 管脚 很 少 或 没 有 ， ／ 因此 对 于存储 器 的测试 十分 困难 。如 果 采 用 传 统 的扫 描 方 式 对 存储 器进 行测 试 ， 产 生 大 量 测试 向量 ， 致 测 试 难 将 导 度 和复 杂程 度大 大 加剧 Ｉ ， 无法 达 到较 高 的故 障覆 盖 ２且 ｊ
率 。因此 ， 目前 较 为 广 泛 的 采 用 存 储 器 内 建 自测 试 方 法 （ ＩＴ） 其 进 行 测 试 。 而 由 于 Ｓ ＭＢ Ｓ 对 ＲＡＭ 高 速 、 刷 新 不
法是 比较 故 障存储 器 与 正 确存 储 器 的逻 辑 行 为 间 的差 异 。这就 要求 将 物 理 故 障 模 型 化 为逻 辑 故 障［ 。本 文 ５ ］ 中 ， 对 ｓ ＡＭ 的结 构 测试需 要 基于 一定 的故 障模 型 ， 针 Ｒ 目的在 于简化 测试 过 程 ， 时 降低 测 试 成 本 。同时 ， 同 故
Ｋｅｙ ｗｏｒ ｓ：ＳＲＡ Ｍ ；ＢＩ ； Ｍ ａ ｃ ＋ ａ ｇ ｉｈｍ ；ｆ ｌ ｏ ｌ ｄ ＳＴ ｒｈ Ｃ ｌ ｏｒｔ ａｕ ｔｍ ｄｅ
０ 引 言
１ Ｓ ＲＡＭ 的 故 障模 型
当 前 集 成 电 路 的 规 模 越 来 越 大 ， 上 存 储 设 备 也 越 片
故 障可 以看作 是缺 陷 的一种 失 效模 型 ， 能够把 缺 陷 同 电路 的行为 关联 起来 。因此 ， 障模 型与 电路模 型有 故 着密 切 的联 系 ， 型是 特定 物理 故 障引起 的 一种错 误 的 模 抽 象 。由于 存储 器 的结 构特 点 不 同于 一 般 的 逻辑 电 ］
一种改进的嵌入式存储器测试算法概要
一种改进的嵌入式存储器测试算法摘要基于一种适合于测试静态简化故障的March SS算法，提出了一种改进的嵌入式随机存取存储器测试算法－March SSE算法。
该算法在测试长度不变的情况下，不仅能测出March SS算法所测试的全部的功能故障，而且还能检测出March SS算法所遗漏的固定开路故障，以及大部分的动态故障，故障覆盖率得到了大幅度地提高。
关键词故障原语,静态故障,动态故障,存储器测试,故障覆盖率1 引言随着深亚微米VLSI技术的发展，大量的不同厂家的电路设计或核集成到一个芯片上。
存储器密度的增长使存储器的测试面临着更大的挑战。
嵌入式RAM存储器是最难测试的电路，因为存储器的测试通常需要大量的测试模式来激活存储器并将存储器的单元内容读出来与标准值进行比较。
在可以接受的测试费用和测试时间的限制下，准确的故障模型和有效的测试算法是至关重要的。
而为了保证测试时间和故障覆盖率，测试的好坏大大的依赖于所选的功能故障模型。
以前大部分关于故障模型的论文都是把故障的敏化固定在最多一个操作上（如一个读或一个写），这些功能故障被叫作静态功能故障。
而基于缺陷注入和SPICE仿真的DRAM的试验分析表明：在没有静态故障的情况下存在另外一种多于一个操作才能敏化的故障（如一个连续的读和写操作），即动态故障。
大部分的测试算法主要针对静态故障，对动态故障的覆盖率比较低，但动态故障的测试也是非常重要的[1]。
2 存储器故障模型故障模型可以用故障原语(Fault Primitive)来表示。
单个单元故障用符号<S/F/R>表示，两个单元耦合故障用符号<Sa；Sv/F/R>表示。
S表示单个单元的敏化操作序列，Sa表示耦合单元的敏化操作序列，Sv表示被耦合单元的敏化操作序列，F表示故障单元的值F {0，1}，R表示读操作的逻辑输出值R {0，1，－}。
…－‟表示写操作激活故障，没有输出值。
故障原语可以构成一个驱动所有存储器功能故障的操作序列的完整集合。
基于March C-算法的单片机存储器测试
基于March C-算法的单片机存储器测试作者：于文考高成张栋来源：《现代电子技术》2010年第06期摘要:为了保证单片机系统的可靠性,对单片机内嵌存储器的测试显得尤为重要。
根据MCS-51系列单片机系统内嵌存储器的结构特点和故障模型,研究了测试算法的选择、数据背景的产生等问题,首次提出将March C-算法用于单片机内嵌存储器的用户级测试程序编写。
该测试程序对SAF,TF,AF,CF的故障覆盖率可达到100%,并且能够检测部分NPSF故障,具有较高的故障覆盖率,适合于对用户级MCS-51系列单片机存储器的测试。
关键词:单片机;March C-算法;存储器测试;故障覆盖率中图分类号:TP333文献标识码:B文章编号:1004-373X(2010)06-019-03Test of Single Chip Microcomputer′s Memory Based on March C- AlgorithmYU Wenkao,GAO Cheng,ZHANG Dong(Beihang University,Beijing,100191,China)Abstract:In order to ensure thereliability of single chip microcomputer system,test of the single chip microcomputer embedded memory is particularly important.In accordance with characteristics and fault model of MCS-51 embedded memory,selection of the test algorithm and the data background are researched,and the test program which based on March C- algorithm for MCS-51 single chip microcomputer embedded memory for the first time in user-level is presented.The test program can reach all of the SAF,TF,AF,CF failure and some of NPSF failure,has a high fault coverage,suitable for test of MCS-51 single chip microcomputer embedded memory in user-level.Keywords:single chip microcomputer;March C- algorithm;memory test;fault coverage0 引言存储器是单片机系统中的重要组成部分,其功能的正确性直接影响到单片机的可靠性。
基于March C-算法的单片机存储器测试
基于March C-算法的单片机存储器测试
于文考;高成;张栋
【期刊名称】《现代电子技术》
【年(卷),期】2010(33)6
【摘要】为了保证单片机系统的可靠性,对单片机内嵌存储器的测试显得尤为重要.根据MCS-51系列单片机系统内嵌存储器的结构特点和故障模型,研究了测试算法的选择、数据背景的产生等问题,首次提出将March C-算法用于单片机内嵌存储器的用户级测试程序编写.该测试程序对SAF,TF,AF,CF的故障覆盖率可达到100%,并且能够检测部分NPSF故障,具有较高的故障覆盖率,适合于对用户级MCS-51系列单片机存储器的测试.
【总页数】4页(P19-21,33)
【作者】于文考;高成;张栋
【作者单位】北京航空航天大学,北京,100191;北京航空航天大学,北京,100191;北京航空航天大学,北京,100191
【正文语种】中文
【中图分类】TP333
【相关文献】
1.基于改进March SS算法的存储器测试技术研究 [J], 马立元;段武
2.基于March C-算法的SRAM芯片的SEU失效测试系统 [J], 王鹏;李振;邵伟;薛茜男
3.基于March算法的存储器测试控制器设计 [J], 左正军;程新明;李加庆;于亮
4.基于March算法的嵌入式存储器BIST技术 [J], 刁双君
5.一种基于存储器故障原语的March测试算法研究 [J], 石磊;王小力
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【CN109887539A】基于March算法的RAM检测方法【专利】
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CN 109887539 A
说 明 书
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基于March算法的RAM检测方法
技术领域 [0001] 本发明涉及RAM检测技术领域，尤其涉及一种基于March算法的RAM检测方法。
背景技术 [0002] 系统芯片(System-on-Chip，soc)技术是21世纪初以来迅速发展起来的超大规模 集成电路的主流技术，随着集成电路设计规模的不断增大，在系统芯片soc中嵌入大量存储 器的设计方法正变得越来越重要 ，在现有技术中 ，对RAM检测普遍存在着故障 率较高 ，连续 地址错误和干扰错误较多 ，测试效率不高的问题 ，同时 ，检测的时间也比 较长 ，硬件开销比 较多，准确率也不高，因此，现有技术9 A
权 利 要 求 书
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5 .根据权利要求4所述的方法，其特征在于，所述计算64byte数据的CRC8校验位，及RAM 区全部数据的CRC8校验位包括：
将校验位数据保存，64byte数据为0xFF，由低地址到高地址的顺序测试RAM区； 检 测对应的 bit是否置位 ，将该 bit清零 ，每次 清零之 后重新检 测该 bit是否为清零状 态； 如果是，则重新对bit进行置位； 如果否，则将64byte的数据还原，将复制到栈区的数据还原到对应区域的RAM区。
权利要求书2页 说明书4页 附图4页
CN 109887539 A
CN 109887539 A
权 利 要 求 书
1/2 页
1 .一种基于March算法的RAM检测方法，其特征在于，包括： MCU上电 ，完成系统初始化参数配置，并完成外部设备参数配置； 系统进入ROM检测、RAM检测，并判断ROM检测、RAM检测是否通过； 如果不通过，则对MCU进行掉电处理，重新启动MCU； 如果通过，则配置Bq76930芯片信息和保护参数，并配置外部设备参数信息； 控 制、读取两个Bq76930芯片信息 ，并 判断 两个Bq76930芯片信息是否超出设置的 误差 值； 如果是 ，则关闭MOS管或熔断FUSE ，以 启动MCU保护； 如果否，则清零看门狗计数器，并依次进行RAM检测、ROM检测、栈检测、寄存器检测； 如果检测不正常 ，则关闭MOS管或熔断FUSE ，以 启动MCU保护； 如果检测正常，则打开MCU输出标志位，完成该检测。 2 .根据权利要求1所述的方法，其特征在于，所述对MCU进行掉电处理，重新启动MCU包 括： MCU检测发现ROM检测、RAM检测无法通过，并发出告警； MCU获取错误检测标志位，并启动错误保护； MCU供电单元停止向MCU供电 ，MCU掉电 ； 计时器单元开始计时，并在计时到达设定时间阈值时，向MCU发送启动响应； MCU供电单元开始向MCU供电 ，并完成MCU参数配置和外部设备参数配置。 3 .根据权利要求1所述的方法，其特征在于，所述控制、读取两个Bq76930芯片信息，并 判断两个Bq76930芯片信息是否超出设置的误差值包括： MCU读取两个Bq76930芯片信息 ，并 判断 两个Bq76930芯片信息是否一致 ，所述Bq76930 芯片信息包括：单节电压信息、实时电流信息、温度信息； 如果不一致，则判定Bq76930芯片信息错误，进行告警； 如果一致 ，则比 较两个Bq76930芯片信息与MCU设定的 Bq76930芯片的 工作参数阈值是 否一致； 如果不一致 ，则Bq76930芯片的 工作参数状态错误 ，将错误 信息发送至MCU ，并由 MCU 启 动应急预案； 如果一致，则Bq76930芯片的工作正常。 4 .根据权利要求1所述的方法，其特征在于，所述MCU进行RAM检测包括： 采用March算法测试RAM区，并将RAM错误标志位置位； 在RAM区以64byte大小为一个单位，从低地址到高地址的顺序测试RAM区； 计算64byte数据的CRC8校验位，及RAM区全部数据的CRC8校验位； 复制64byte RAM区数据到栈区，对测试的RAM区数据的每个byte进行清零； 从低位到高位逐个bit置位，每置位一次则检测相应的bit是否正常置位； 将64byte的数据还原，将复制到栈区的数据还原到对应区域的RAM区； 计算还原后的64byte数据的CRC8检验位，和还原的全部RAM区数据的CRC8检验位，将还 原后的CRC8检验位与之前CRC8校验位相比较，判断校验位是否一致； 如果不一致，则检测出现错误，置RAM检测错误标志位； 如果一致，则完成RAM检测。
基于March算法的嵌入式存储器BIST技术
度， 为进一步构造高效的测试算法提供基础. 通常， 存储器故障模型可进行如下划分(见图 1) : ) 1 根据敏化该故障需要同时进行的操作数， 分
为单端口 故障(5飞1 卯 f u t )和多端口 1 已 n al 故障(mu til port f u t . 例如， al ) 有些故障需要对单元同时施加多
关键词 故障模型; Ma c 算法;数据背景; 内建 自测试 r h
中图法分类号 T P302
为了满足各种应用的需要， 片上系统( S C) 中 o 的存储器所占面积比重逐年不断增大， 预期到 2008
年将达到8 %， 年达到94%[’ 另一方面， 3 2014 ]. 随
着深亚微米工艺的发展， 芯片集成度的大幅提高， 嵌 人式存储器的缺陷成为严重影响芯片成品率的因素. 新工艺的应用以及 日益复杂的设计模式给存储器测 试带来了极大的挑战. 优秀的故障模型和有效的测试
o fr
MBIST implementation currently . Various fault m dels and imP rtant march algorithms are intr duced in o o o this paper . S me implementation scheme f r MB1ST ar discus ed . Their trade一 s ar analyzed f m the o s o e s of e t o r
计 算 机研究 与发 展 Jo r l o C冶 o t e R~ u n f a nlp r
c n r h a d E地 velopme t n
ISSN 1000一 1239l CN l l 一 1777l TP 44( S ppl. ) : 17 一21， u 2007
密码SoC中嵌入式链式DMA的研究与设计
Ｒｅ ｓ ｅ ａ ｒ ｃ ｈ ａ ｎ ｄ ｄ ｅ ｓ ｉ ｇ ｎ ｏ ｆ ｅ ｍｂ ｅ ｄ ｄ ｅ ｄ ｓ ｃ ａ ｔ ｔ ｅ ｒ －ｇ ａ ｔ ｈ ｅ ｒ ＤＭＡ ｆ ｏ ｒ ｃ ｉ ｐ ｈ ｅ ｒ Ｓ ｏ Ｃ
Ｌ ｉ Ｊ ｕ ｎ ｗ ｅ ｉ ， Ｄａ ｉ Ｚ ｉ ｂ ｉ ｎ， Ｎａ ｎ Ｌ ｏ ｎ ｇ ｍｅ ｉ
簋
！
— —
密码 Ｓ ｏ Ｃ中嵌入式链 式 Ｄ ＭＡ的研究 与设计
李 军伟 ， 戴 紫彬 ， 南 龙 梅 （ 解放 军 信 息 工程 大 学 ， 河南 郑州 ４ ５ ０ ０ ０ ４ ）
摘 要 ：为 了提 高 密 码 Ｓ ｏ Ｃ 中密 码 运 算模 块 与 其 他 功 能部 件 之 间数 据传 输 的效链 式 Ｄ ＭＡ 传 输 方 式 。 分析 了 Ｃ Ｐ Ｕ传 输 、 Ｂ ｌ ｏ ｃ ｋ ＤＭＡ 传 输 和 链 式 ＤＭＡ 传 输 ３种 数 据 传 输 方 式 的特 点 ； 设 计 了嵌 入 式 链 式 Ｄ ＭＡ 的 硬 件 架 构 ， 给 出 了其 工 作 流 程 ； 为嵌 入 式链 式 Ｄ ＭＡ 设
计 了主 从 复 合 接 口 ， 使 其 具 有 控 制 总线 、 发 起 总线 传 输 的功 能 ； 使用 ６ ５ Ｉ ｌ ｍ Ｃ ＭＯ Ｓ工 艺标 准单 元 库 对 嵌 入 式 链 式Ｄ ＭＡ 模 块 进 行 了 Ａ Ｓ Ｉ Ｃ 实现 ； 搭 建 了 仿 真 验 证 平 台 。实验 结 果 表 明 ， 嵌入 式链 式 Ｄ ＭＡ 可 以
（ Ｐ Ｌ Ａ Ｉ ｎ ｆ ｏ ｒ ｍ ａ ｔ ｉ ｏ ｎ Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｇ Ｕ ｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ， Ｚ ｈ ｅ ｎ ｇ ｚ ｈ ｏ ｕ ４ ５ ０ ０ ０ ４， Ｃ ｈ ｉ ｎ ａ ）
铁电存储器的故障模型和March C-1T1C测试
总726期第二十八期2020年10月河南科技Henan Science and Technology铁电存储器的故障模型和March C-1T1C测试魏蓬博（西昌学院机械与电气工程学院，四川西昌615013）摘要：铁电存储器读写时间短、功耗低、可重复擦除性好，因此，在航天航空、军事和公共交通等领域得到了越来越广泛的应用。
一个晶体管和一个电容（1T1C）单元结构是常见的铁电存储器存储单元。
本文对1T1C 铁电存储阵列提出了几种基于电气缺陷的故障模型，包括晶体管常开、常关、开路和桥接故障。
与现有的存储器故障相比，发现了两个新的故障，即写入故障（WDF）和动态写入故障（dWDF）。
此外，还提出了一种改进的March C-1T1C测试，可以有效覆盖现有的故障和新发现的故障。
关键词：铁电存储器；存储故障；March C测试；Hspice仿真中图分类号：TP333文献标识码：A文章编号：1003-5168（2020）28-0005-04 Failure Model and March C-1T1C Testing of Ferroelectric MemoryWEI Pengbo（School of Mechanicl and Electrical Engineering,Xichang University，Xichang Sichuan615013）Abstract:Ferroelectric memory has gained more and more electric researchers'favor with the advantages of short time of reading and writing,low power consumption,and good repeatable erasability.A transistor and a capacitor (1T1C)cell structure are common ferroelectric memory cells.In this paper,we presented several fault models based on electrical defects for1T1C ferroelectric memory arrays,such as transistor stuck-open and stuck-on faults.Two new faults,write fault(WDF)and dynamic write fault(dWDF)were found compared to existing memory faults.In ad⁃dition,an improved March C-1T1C test was also proposed to provide good coverage of both existing and newly discov⁃ered failures.Keywords:ferroelectric memory；storage failure；March C test；Hspice simulation1研究背景铁电随机存储器能满足电子设备小型化、低功耗和长寿命的空间应用要求［1］，有着良好的空间应用潜力。
嵌入式SRAM的优化设计方法与测试技术研究
嵌入式SRAM的优化设计方法与测试技术研究嵌入式SRAM的优化设计方法与测试技术研究引言随着现代电子产品的快速发展，嵌入式系统在各个领域的应用越来越广泛。
而嵌入式SRAM作为一种关键的存储器件，其优化设计和测试技术研究对于提高系统性能和可靠性至关重要。
本文将着重探讨嵌入式SRAM的优化设计方法和测试技术，为嵌入式系统的发展提供参考。
一、嵌入式SRAM的优化设计方法1.1 SRAM的基本结构嵌入式SRAM是一种静态存储器，由存储单元组成，每个存储单元通常由多个触发器构成。
触发器是SRAM存储器的基本模块，用于存储和读取数据。
存储单元的数量与存储器的容量成正比。
1.2 优化设计目标嵌入式SRAM的优化设计目标包括提高存储器的存储密度、降低功耗和延迟、增强可靠性和稳定性等方面。
1.3 优化设计方法1.3.1 存储器的位宽与容量存储器的位宽与容量是SRAM设计的重要因素。
合理选择存储器的位宽和容量可以在满足系统性能需求的前提下，尽可能减小存储器的面积和功耗。
1.3.2 存储单元的布局存储单元的布局对存储器的面积和速度都有影响。
合理的存储单元布局可以降低存储器的面积，并缩短存储器的访问时间。
1.3.3 读写电路的优化读写电路是SRAM存储器的关键部分，它直接影响存储器的性能。
优化读写电路的设计可以提高存储器的读写速度和稳定性。
1.3.4 功耗优化功耗是嵌入式系统设计过程中需要重点考虑的因素之一。
在SRAM设计中，通过优化电源电压、减小功耗等方式，可以有效降低系统功耗。
二、嵌入式SRAM的测试技术研究2.1 SRAM测试的挑战SRAM测试的挑战主要体现在测试时间长、测试覆盖率低、测试成本高、测试过程复杂等方面。
为了提高SRAM的测试效率和可靠性，需要研究创新的测试技术。
2.2 测试技术研究方向2.2.1 芯片级测试技术芯片级测试技术主要针对SRAM芯片整体进行测试。
通过测试芯片的功能、性能和可靠性指标，可以确保芯片质量。
一种改进的SRAM故障内建自检测算法
一种改进的SRAM故障内建自检测算法曾健平; 王振宇; 袁甲; 彭伟; 曾云【期刊名称】《《湖南大学学报（自然科学版）》》【年(卷),期】2019(046)004【总页数】5页(P97-101)【关键词】March CS算法; 静态故障; 动态故障; 故障覆盖率【作者】曾健平; 王振宇; 袁甲; 彭伟; 曾云【作者单位】湖南大学物理与微电子科学学院湖南长沙410000; 中国科学院微电子研究所北京100029【正文语种】中文【中图分类】TN47集成电路的发展一直遵循着摩尔定律，片上系统SoC（System-on-Chip）已经成为了集成电路IC（Integrated Circuit Design）设计的主流之一[1].随着IC设计的发展与更新，集成电路的测试也成为一个备受关注的焦点问题.在如今的存储器测试方法中，内建自测试BIST(Built-in-Self-Test）成为了一种主流测试方法[2-3].存储器内建自测试MBIST不仅能简化测试中的步骤，而且可以缩短测试所需时间，对故障的覆盖比较全面[4].存储器内建自测试MBIST的研究集中在测试算法中，通过采用一种或多种测试算法对静态随机存储器SRAM进行故障测试.目前比较常用的算法包括：MSCAN算法、棋盘算法、GALPAT算法以及March算法等.其中March算法[5]在当今存储器测试应用较多，比较常用的有March C算法、March C+算法等，它们具有较高的故障覆盖率，且测试时间短，但仍然有许多故障不能被覆盖[6].随着集成电路内建自测试技术的发展，国外芯片公司已经设计出比较成熟的内建自测试的工具，比如Mentor公司的MBIST Architect软件以及Synopsys开发出的DFT Compiler软件.本文的算法是通过MBIST Architect软件实现内建自测试[7]，并且是对于memory compile生成的1024X32的SRAM进行功能仿真与验证.1 存储器的故障概念存储器的故障一般指逻辑与功能上故障，其中主要包括固定故障（SAF）、转换故障（TF）、读破坏故障（RDF）、写干扰故障（WDF）以及耦合故障（CF）等[8].故障原语FP（Fault Primitive）是用来表示存储器的故障行为，其通常的表现形式有两种，分别为〈S/F/R〉与〈Sa；Sv/F/R〉，其中，〈S/F/R〉通常表示单个单元的故障行为，而〈Sa；Sv/F/R〉通常表示两个单元的故障敏化序列.其中S表示存储器故障行为的操作和状态，F表示故障单元的状态值，R表示存储器的读操作的结果.而对于两个单元的故障原语，Sa表示施主单位的敏化序列，a表示施主单元的地址.Sv表示故障单位的敏化序列，v表示故障单元的地址[9].存储器的故障类型一般有固定故障、转换故障、写干扰故障、读破坏故障以及耦合故障等类型.其中，耦合故障（CF）是发生在多个存储单元之间，是指某个单元的变化而影响到其他存储单元发生变化.耦合故障的类型主要是以下几种：反相耦合故障（CFin）是指某个存储单元跳变为0或1时，而导致其它一个的存储单元的值进行翻转.定值耦合故障（CFid）是指某个存储单元跳变为0或1时，而导致其它的存储单元的值变为了一个固定值.状态耦合故障（CFst）是指存储单元在某一个确定状态时，而导致了另一个存储单元跳变到了错误状态.2 March C+算法在对SRAM存储器进行内建自测试(MBIST）时，March C+算法是最常用的一种.它具有较高的故障覆盖率，能检查固定故障SAF、转换故障TF、读破坏故障RDF 以及部分的耦合故障CF，并且它的测试时间较短，对静态故障与动态故障的覆盖率分别达到75%与50.13%.其中MarchC+算法如下图1所示[10-11].图1 March C+算法Fig.1 March C+Algorithm虽然使用March C+算法对存储器进行故障测试时，其覆盖率是比较全面，但是仍存在一些静态故障与动态故障没有被覆盖.其中，静态故障包括单个单元的静态写干扰故障(WDF），单元静态干扰耦合故障（CFdsxwx）与单元静态写干扰耦合故障（CFdwd）共10种故障.同样，在March C+算法进行SRAM的动态故障测试时，仍然有大量的故障不能被检测出来，其中包括单个单元的动态写干扰故障（dWDF）、动态读破坏故障（dRDF），以及两个单元的动态写干扰耦合故障（dCFwd）、动态干扰耦合故障（dCFdwxwxw）和动态读破坏耦合故障（dCFrdwxrx）共20种故障.3 March CS算法的提出在前述March C+算法中提到，算法对许多的故障检测是没有覆盖的.本节在原算法的基础上提出了新算法March CS，来提高存储单元的静态故障与动态故障的覆盖检测率.用March C+算法进行芯片存储器测试时，仍存在一些静态故障没有被覆盖，其中包括单个单元的静态写干扰故障（WDF）、静态干扰耦合故障（CFdsxwx）等.这类故障不能被检测出来的关键是：在将存储单元的状态初始化为0（或者1）状态时，而不能继续进行w0（或者w1）操作，从而不能将存储单元敏化为0w0（或者1w1）的状态.故在March C+算法的基础上，第M1和M3的元素中均加入w0操作，可以敏化存储单元的0w0操作.同理，在M2与M4的元素中加入w1操作，可以敏化存储单元的1w1操作.因此，得到改进的March CS*新算法如下图2所示.在改进March CS*算法下，能够检测出原算法不能检测的静态故障.图2 March CS*算法Fig.2 March CS*Algorithm在使用March C+算法检测动态故障时，大量的动态故障不能被检测出来，其中包括部分单元的动态写干扰故障（dWDF）、两个单元的动态写干扰耦合故障（dCFwd）等.在前述改进的March CS*算法能对静态故障以及部分动态故障检测，但是对于动态写干扰故障并没有进行覆盖.动态写干扰故障的故障原语为＜0w0w0/↑/-＞和＜1w1w1/↓/-＞，单元动态写干扰耦合故障的故障原语为＜0；0w0w0/↑/-＞，＜1；0w0w0/↑/-＞，＜0；1w1w1/↓/-＞和＜1；1w1w1/↓/-＞.要敏化这些故障，关键要实现两步w0或者w1操作，在March CS*算法的M1与M4元素中加入w0操作，从而敏化该故障单元0w0w0状态.同理，在March CS*算法的M3与M5元素中加入w1操作，从而敏化故障单元1w1w1状态.因此，得到的新算法March CS如图3所示.March CS算法加大了对动态故障的检测.图3 March CS算法Fig.3 March CS AlgorithmMarch CS算法对SRAM进行故障检测时，故障覆盖率有了很大的提高.其一，March CS算法能检测March C+算法所不能覆盖的10种静态故障；其二，March CS算法能检测出原算法不能敏化的18种动态故障.新算法对这些静态故障和动态故障的敏化序列和检测序列如表1和表2所示（动态故障检测只列出施主单元地址大于故障单元地址，即a>v，同理，a<v 也能实现）.其中，“/”的左边表示对该故障的敏化序列，“/”的右边表示对该故障的检测序列.Mi表示算法中的第i个March元素，符号Mi，j表示算法中第i个March元素的第j步操作.表1 March CS静态故障检测Tab.1 Static fault detection of March CS algorithm故障模型故障原语March CS算法a>v a<v写干扰故障<0w0/↑/->M1，2/M1，3 M4，2/M4，3<1w1/↓/-> M3，2/M3，3 M5，2/M5，3干扰耦合故障<0w0；0/↑/-> M1，1/M1，3 M4，1/M4，3<0w0；1/↓/-> M1，2/M1，5 M4，2/M4，5<1w1；0/↑/-> M3，2/M3，5 M5，2/M5，5<1w1；1/↓/-> M3，1/M3，3 M5，1/M5，3写干扰耦合故障<0；0w0/↑/-> M1，2/M1，3 M4，2/M4，3<1；0w0/↑/-> M4，2/M4，3 M1，2/M1，3<1；1w1/↓/-> M3，2/M3，3 M5，2/M5，3<0；1w1/↓/-> M5，2/M5，3 M3，2/M3，3表2 March CS动态故障检测Tab.2 Dynamic fault detection of March CS algorithm故障模型故障原语 March CS算法a>v写干扰故障<0w0w0/↑/->M1，1，M1，2/M1，3<1w1w1/↓/-> M3，1，M3，2/M3，3读破坏故障<0w0r0/↑/1> M1，2，M1，3/M1，3<1w1r1/↓/0> M3，1，M3，3/M3，3写干扰耦合故障<0；0w0w0/↑/-> M1，1，M1，2/M1，3<1；0w0w0/↑/-> M4，1，M4，2，M4，4/M4，3<0；1w1w1/↓/-> M5，1，M5，2，M5，4/M5，3<1；1w1w1/↓/-> M3，1，M3，2/M3，3干扰耦合故障<0w0w0；0/↑/-> M4，1，M4，2/M4，3<0w0w0；1/↓/-> M1，1，M1，2，M1，4/M1，5<1w1w1；0/↑/-> M3，1，M3，2，M3，4/M3，5<1w1w1；1/↓/-> M5，1，M5，2/M5，3<0w0r0；1/↓/-> M1，2，M1，3，M1，4/M1，5<1w1r1；0/↑/-> M3，2，M3，3，M3，4/M3，5读破坏耦合故障<0；0w0r0/↑/1> M1，2，M1，3/M1，3<1；0w0r0/↑/1> M4，2，M4，3，M4，4/M4，5<0；1w1r1/↓/0> M5，2，M5，3，M5，4/M5，5<1；1w1r1/↓/0> M3，2，M3，3/M3，34 March CS算法性能仿真与验证March CS算法内建自测试的实现是通过MBIST Architect工具进行操作，对新算法进行自定义的设计，对memory compile所生成的1 024*32位SRAM存储器进行仿真.通过Verilog代码对SRAM进行故障设置，然后敏化存储器的各种故障状态，用ModelSim对新算法进行仿真验证，检测其覆盖率.最后，通过FPGA来对一款低功耗的1024X32的SRAM芯片进行应用性测试.March CS新算法对静态故障的检测有了很大的提升，如表3所示，March C+算法对静态故障的覆盖率是75%，而新算法March CS对静态故障的覆盖率提升为91.67%.图4是March CS算法对静态写干扰故障<0w0/↑/->的检测仿真，当检测到地址为16的存储单位的状态值为全0，并且对该位进行w(00000000）操作.由于在此操作下，该单元会发生故障，因此在进行r0操作时，该单元的状态值会由0转变为故障状态1，则读出的值为（55555555）.其信号int_failure为高时，表明检测出该故障.表3静态故障覆盖率对比Tab.3 The comparison of static fault coverage故障模型（FFM） March C+ March CS状态故障（SAF） 2/2 2/2转换故障（TF）2/2 2/2写干扰故障（WDF） 0/2 2/2读破坏故障（RDF） 4/4 4/4伪读破坏故障（DRDF） 2/2 2/2状态耦合故障（CFst) 4/4 4/4干扰耦合故障（CFds） 8/12 12/12转换耦合故障（CFtr） 4/4 4/4读破坏耦合故障（CFrd） 6/8 8/8写破坏耦合故障（CFwd） 0/4 4/4伪读破坏耦合故障（CFdrd） 4/4 0/4故障覆盖率总计 75% 91.67%March CS新算法对动态故障的覆盖更为全面，如表4所示，原March C+算法对动态故障的覆盖率为50.13%，而March CS算法对动态故障的覆盖率提升为76.93%.图5是March CS算法对动态干扰耦合故障<1w1w1；0/↑/->的仿真验证，在图中存储地址为24的单元状态为1，March CS算法对存储单元的状态敏化为（1w1w1，0），由于在该操作下存储单元会发生故障，则进行r0操作时，所读到的状态值由0转变故障状态1.读出数据SRAM_Q为e0000000，信号int_failure拉高表明检测出故障.表4动态故障覆盖率对比Tab.4 The comparison of dynamic fault coverage故障模型（FFM） March C+ March CS写干扰故障（dWDF) 2/4 4/4读破坏故障（dRDF) 2/4 4/4伪读破坏故障（dRDF) 2/4 2/4写破坏耦合故障（dCFwd) 4/8 8/8干扰耦合故障（dCFdswxwx） 0/4 4/4干扰耦合故障（dCFdsrxwy) 4/8 4/8干扰耦合故障（dCFdswxrx) 4/8 6/8读破坏耦合故障（dCFrdwxrx） 4/8 8/8伪读破坏耦合故障（dCFdrd） 4/4 0/4故障覆盖率总计 50.13% 76.93%为了验证March CS算法的功能应用性，使用FPGA对一款真实的低电压的1024X32的SRAM芯片进行March CS算法测试.通过使用quartus工具中的SignalTap来记录接收与发送的数据，图6是使用March CS算法对低功耗SRAM芯片的故障测试图，在算法March元素M3的操作中（即tstate为0100状态），在图中地址为71位时，则读出来的数据sram_output_Q的最低位出现故障，使int_failure信号拉高.图4 March CS算法对静态写干扰故障检测仿真图Fig.4 Simulation diagram of static interference fault detection in March CS algorithm图5 March CS算法对动态干扰耦合故障检测仿真图Fig.5 Simulation diagram of dynamic interference coupling fault detection in March CS algorithm图6 March CS算法对SRAM芯片的故障测试图Fig.6 The failure assessment diagram of March CS algorithm to SRAM chip5 结论本文对March C+算法进行改进，从而提出一种新算法March CS来覆盖原算法不能检测的故障.首先，改进的March CS算法能覆盖单个单元写干扰静态故障、干扰耦合静态故障等故障.其次，March CS算法对存储单元动态故障检测得到了很大的优化，对于March C+算法所不能检测动态写干扰故障、动态读破坏故障等故障均已覆盖.最后，通过对各故障模型仿真和FPGA对SRAM芯片测试来验证March CS的故障覆盖率.参考文献【相关文献】［1］ MASNITA M I，ZUHA W H W，SIDEK R M，et al.The data and read/write controller for March-based SRAM diagnostic algorithm MBIST ［C］//Research and Development.Serdarg：IEEE，2009：296—299.［2］ BUI T Q，PHAM L D，NGUYEN H M，et al.An effective architecture of memorybuilt-In self-test for wide range of SRAM［C］//International Conference on Advanced Computing and Applications.Can Tha：IEEE，2017：121—124.［3］朱小莉，陈迪平，王镇道.SRAM的一种可测性设计［J］.湖南大学学报（自然科学版），2003，30（6）：22—25.ZHU X L，CHEN D P，WANG Z D.A kind of design-for-test for SRAM［J］.Journal of Hunan University（Natural Sciences），2003，30（6）：22—25.（In Chinese）［4］ HARUTYUNYAN G，ZORIAN Y.An effective embedded test&diagnosis solution for external memories［C］//On-Line Testing Symposium.Halkidiki：IEEE，2015：168—170. ［5］ WANG Y W，ZHENG Q B，YUAN Y.The improvement of march C+algorithm for embedded memory test［C］//Computer Engineering and Technology：19th CCF Conference，NCCET 2015.Hefei：Springer，2015：31—37.［6］ SHIRUR Y J M，LAKSHMI H R，CHAKRAVARTHI V S.Implementation of area efficient hybrid MBIST for memory clusters in asynchronous SoC［C］//Fifth International Symposium on Electronic System Design.Surathkal：IEEE，2014：226—227.［7］ LU Y，ZHU Y，LI M.A MBIST controller based on JTAG interface applied in power line chip［C］//IEEE International Conference on Solid-State and Integrated Circuit Technology.Hangzhou：IEEE，2017：1404—1406.［8］ HAMDIOUR S，VAND G A J，RODGERS M.March SS：A test for all static simple RAM faults［C］//IEEE International Workshop on Memory Technology，Design and Testing.Isle of Bendor，France：IEEE，2002：95—100.［9］张显敞.存储器测试算法研究及应用实现［D］.成都：电子科技大学自动化工程学院，2013：25—39.ZHANG X C.The design and study of memory test algorithm[D].Chengdu：School of Automation Engineering，University of Electronic Science and Technology，2013：25—39.（In Chinese）［10］XU Z M，SU Y P，YU Z G.SRAM BIST circuit design based on the march C-algorithm ［J］.Semiconductor Technology，2007，32（3）：245—247.［11］ SIVANANTHAM S，TRESA T.Built-in self-test methodology for system-on-a-chip testing［J］.Journal of Scientific&Industrial Research，2017，76（3）：149—153.。
基于March C+算法的SRAM BIST设计
基于March C+算法的SRAM BIST设计张志超;侯立刚;吴武臣【期刊名称】《现代电子技术》【年(卷),期】2011(34)10【摘要】In order to increase controllability and ohservability in memory testing and to reduce the testing time, a BIST design hased on March C+ algorithm for a 32-bits SRAM in LEON processor is proposed, in which SRAM fault model and BIST implementation are discussed. The designed BIST circuit can well connect with system. and only increase few I/O ports. Simulation results prove that the BIST design has good fault coverage without increasing chip area.%为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计.采用March C+算法,讨论了SRAM的故障模型及BIST的实现.设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口.仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率.【总页数】3页(P149-151)【作者】张志超;侯立刚;吴武臣【作者单位】北京工业大学集成电路与系统集成实验室,北京,100124;北京工业大学集成电路与系统集成实验室,北京,100124;北京工业大学集成电路与系统集成实验室,北京,100124【正文语种】中文【中图分类】TN402-34【相关文献】1.一种基于LFSR与MARCH C+算法的SRAM内建自测电路设计 [J], 焦慧芳;张小波;贾新章2.基于March C＋改进算法的MBIST设计 [J], 申志飞;梅春雷;易茂祥;闫涛;阳玉才3.基于March C+算法的Memory BIST设计与实现 [J], 翟明静;殷景华;宋明歆;郭喜俊4.基于March C-算法的SRAM BIST电路的设计 [J], 须自明;苏彦鹏;于宗光5.基于March X算法的SRAM BIST的设计 [J], 冯国臣;沈绪榜;刘春燕因版权原因，仅展示原文概要，查看原文内容请购买。
基于March C-算法的SRAM芯片的SEU失效测试系统
基于March C-算法的SRAM芯片的SEU失效测试系统王鹏;李振;邵伟;薛茜男【期刊名称】《电子器件》【年(卷),期】2014(000)005【摘要】为实现SRAM芯片的单粒子翻转故障检测，基于LabVIEW和FPGA设计了一套存储器测试系统：故障监测端基于LabVIEW开发了可视化的测试平台，执行数据的采集、存储及结果分析任务，板卡测试端通过FPGA向参考SRAM和待测SRAM注入基于March C-算法的测试向量，通过NI公司的HSDIO-6548板卡采集2个SRAM的数据，根据其比较结果判定SEU故障是否发生。
该系统可以实时监测故障状态及测试进程，并且具有较好的可扩展性。
%For testing the single event upset fault of SRAM chips,a memory testing system based on LabVIEW and FPGA has been designed. A visual test bench for failure monitoring was developed based on LabVIEW. It could perform the tasks of data acquisition, storage and results analysis. At the testing board, the March C- based test vectors are written to the reference SRAM and the testing SRAM through FPGA. NI HSDIO-6548 boards were used to collect the data of two SRAMs, determined whether SEU failure occurred according to comparison results. The system could accomplish the work of real-time monitoring the fault status and test process with a good extensibility.【总页数】5页(P803-807)【作者】王鹏;李振;邵伟;薛茜男【作者单位】中国民航大学天津市民用航空器适航与维修重点实验室，天津300300;中国民航大学安全科学与工程学院，天津300300;中国民航大学安全科学与工程学院，天津300300;中国民航大学天津市民用航空器适航与维修重点实验室，天津300300【正文语种】中文【中图分类】TN710-34【相关文献】1.一种基于LFSR与MARCH C+算法的SRAM内建自测电路设计 [J], 焦慧芳;张小波;贾新章2.基于March C+算法的SRAM BIST设计 [J], 张志超;侯立刚;吴武臣3.基于MARCH算法的SRAM内建自测试设计 [J], 张铜;成本茂;张小锋4.一种测试SRAM失效的新型March算法 [J], 须自明;王国章;刘战;于宗光5.基于March C-算法的SRAM BIST电路的设计 [J], 须自明;苏彦鹏;于宗光因版权原因，仅展示原文概要，查看原文内容请购买。
基于MARCH算法的SRAM内建自测试设计
基于MARCH算法的SRAM内建自测试设计张铜;成本茂;张小锋【期刊名称】《计算机与现代化》【年(卷),期】2013(0)8【摘要】随着FPGA集成度和复杂性的增加,测试显得尤为重要,但是测试是FPGA 设计中费用最高、难度最大的一个环节.由于片上系统的快速发展,ATE的速度及其存储量已经不能满足测试的要求,因此出现了内建自测试技术.本研究的主要目的是实现一个对32个单元、每个单元8比特大小的SRAM测试的BIST,采用的测试方法为MARCH算法.在设计中采用的是Verilog语言,用QautusⅡ9.0软件对设计进行仿真,并对仿真结果进行分析判断.%With the development of complexity and integration of FPGA,the test technology becomes more important.But the test costs the highest in the design and is the most difficult.As the rapid development of the System-on-Chip,the rate of ATE and memory space of ATE can not satisfy the requirements of the test,so the Built-In-Self-Test method appeared in this world.The purpose of design is to achieve a BIST machine to test a SRAM of 32 words each of 8-bits.The algorithm to be used for BIST is MARCH algorithm.The design should be implemented in Verilog,simul ated using Qautus lⅡ 9.0.【总页数】3页(P99-101)【作者】张铜;成本茂;张小锋【作者单位】南昌航空大学信息与工程学院,江西南昌330063;南昌航空大学信息与工程学院,江西南昌330063;南昌航空大学信息与工程学院,江西南昌330063【正文语种】中文【中图分类】TP206【相关文献】1.一种基于LFSR与MARCH C+算法的SRAM内建自测电路设计 [J], 焦慧芳;张小波;贾新章2.基于March C+算法的SRAM BIST设计 [J], 张志超;侯立刚;吴武臣3.基于March C+算法的RAM内建自测试设计 [J], 刘兴辉;孙守英;程宇4.基于改进算法的DICE结构抗辐射SRAM内建自测试电路设计 [J], 王海新;曹贝;付方发;李美慧5.基于March C-算法的SRAM BIST电路的设计 [J], 须自明;苏彦鹏;于宗光因版权原因，仅展示原文概要，查看原文内容请购买。
针对嵌入式Cache的内建自测试算法
针对嵌入式Cache的内建自测试算法赵学梅;叶以正;陈春旭;时锐【期刊名称】《计算机辅助设计与图形学学报》【年(卷),期】2005(017)001【摘要】通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器(SRAM)和内容可寻址存储器(CAM)的功能故障模型,提出了有效地针对嵌入式应用的DS-March CE和DC-March CE测试算法,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题.利用March CE算法并结合Cache系统的电路结构特点,设计并实现了一套集中管理的内建自测试测试方案.此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器,并且能够测试地址变换表(TLB)的特殊结构,测试部分面积不到整个Cache系统的2%.【总页数】9页(P110-118)【作者】赵学梅;叶以正;陈春旭;时锐【作者单位】哈尔滨工业大学微电子中心,哈尔滨,150001;哈尔滨工业大学微电子中心,哈尔滨,150001;哈尔滨工业大学微电子中心,哈尔滨,150001;哈尔滨工业大学微电子中心,哈尔滨,150001【正文语种】中文【中图分类】TP331【相关文献】1.针对LBlock算法踪迹驱动Cache攻击S盒特性分析 [J], 于茜;蔡红柳;陈财森;2.针对LBlock算法踪迹驱动Cache攻击S盒特性分析 [J], 于茜;蔡红柳;陈财森3.针对LBlock算法的踪迹驱动Cache攻击 [J], 朱嘉良;韦永壮4.针对RSA算法的踪迹驱动数据Cache计时攻击研究 [J], 陈财森;王韬;郭世泽;周平5.针对AES加密算法的时序驱动Cache攻击研究 [J], 李志峰;高玉琢因版权原因，仅展示原文概要，查看原文内容请购买。