数字下变频仿真实例
基于AD6652数字下变频模块的实现
２ ＡＤ ６ ２ 作 原理 ６５ 工
Ａ ６ ５ 是 Ａ ａ ｇ 司 的高速 Ａ ＆ Ｄ Ｄ ６２ ｎｌ 公 ｏ Ｄ Ｄ Ｃ器 件 ， 芯片 由两 部 分 组 成 ： 端 由两 个 独立 的 ＡＤ通 道组 成 ， 前 ／ 每 个 ＭＤ通 道 的采 样率 高 达 ６ ／， 样 位数 为 １ 位 。 ５ＭＳｓ采 ２
ＣＨＥ Ｎ Ｓｙ ｏ ｉａ ，ＴＩ Ｋｅ ｈ ｎ ＡＮ ｅ ｕ ，Ｗ ＥＩＪｎ ，ＹＡＮ ｉｎ ｔｏ ｉｇ Ｊａ ｇａ
（ ｏｌ ｅｏ ｆ ｒ ｔ ｎ ａｄ Ｃ ｍｍｕｉａｉｎＳｈ ｏ ｕｌ ｎｖｒｉ ｆ Ｅｅｔ ｎ ｅｈ ｏｏｙ ｕｌ ｕ ｎ ｘ ４ ０４ ｈｎ ） Ｃ ｌｇ ｆＩ ｏｍａｉ ｎ ｏ ｅ ｎ ｏ ｎｃｔ ｃｏｌ ｉｎ Ｕ ｉ ｓｙｏ ｌ ｒ ｉ Ｔｃ ｎｌ ，Ｇ ｉｎ Ｇ ａ ｇ ｉ５ １ ０，Ｃ ｉａ ｏ ，Ｇ ｉ ｅ ｔ ｃｏ ｃ ｇ ｉ
【 摘
要 】提 出了数 字接 收机基于 Ａ ６５ 的宽 中频采样 结构 ， Ｄ ６２ 使整个 系统 的灵 活性 、 重构性 、 适应性 得到很大 的提 升。Ａ ６５ Ｄ ６２
采用矩 阵输入 ， 入灵 活 ， 输 减少 交叉连 接产 生 的寄 生信 号 ， 同时可 以根 据应 用 的不 同在抽 取 滤波后进 行 多相合 并 ， 增加 带宽。
ｌａｔ＆ ａｐｉ ｔｎ ｒ Ｐ ｓ ｐ ｌａ ｏ ｓ ｃｉ
ｌ 器件与应用
文 章 编号 ：０ ２ ８ ９ （０ ）３ ０ ２ — ２ １０ — ６２ ２ １ １ — ０ ８ ０ １
基于 Ａ ６５ 数字下变频模块的实现 Ｄ ６２
陈思瑶 ， 田克 纯 ， 魏 镜 ， 江涛 闫
（ 林 电子科 技 大学 信 息 与通 信 学 院 ， 西 桂 林 ５ １０ ） 桂 广 ４ ０４
用fpga实现数字下变频
基金项目论文
FOUNDATION SUPPORTED PROJECT
DDC 输出频率变为零 ,如图 9 所示 。
2
cos [ <I ( n ) - <e ( n) ]
( 2)
同理 ,有
Q d ( n ) = I IN ( n) sin [ωI n + <e ( n) ] + Q IN ( n) cos [ωI n + <e ( n ) ] = - Ar
N H ( z ) = HN l ( z ) Hc ( z ) =
号发 生 器 为 Agilent 的 E4433BDDC , 输 出 频 率 为 1. 9 sin ( 4. 975 × 106t ) ,而 NCO 106t ) 和 1. 9sin ( 5. 015 × 产生的频率为 ej4. 95 ×10 t , 则 DDC 输出频率变为 1. 9sin ( 0. 025 × 106t ) 和 1. 9sin ( 0. 065 × 106t ) , 如图 8 所 示。
电讯技术 2004 年第 3 期 代入式 ( 6) 就得到 CIC 滤波器的频率响应 : N sin (π Mf ) π ( 8) P( f) = f sin ( )
R
基金项目论文
FOUNDATION SUPPORTED PROJECT
N- 1
H ( z) =
n =0
∑h ( n) z
- n
一、 序 言
在数字接收机中 , 数字下变频器 ( DDC) 一般执 行信道的访问功能 。DDC 接收经过高速采样的中 频信号 ,将所需的频带下变为基带 。现代基站收发 器为了支持多载波环境或实现下变频 , 以便将很多 窄带信道组合成一个宽带的数字信号 , 常常需要大 量的 DDC 。DDC 通常位于信号处理链的前端 , 靠近 A/ D ,一般要求 DDC 支持 100 MSPS 以上的采样率 。 数字下变频由数字振荡器 、 数字乘法器 、 数字滤 波器三部分组成 ,其组成的系统框图如图 1 所示 。
数字下变频matlab源程序
数字下变频matlab源程序当涉及到数字信号处理中的频率变换，MATLAB是一个非常强大的工具。
在MATLAB中，可以使用不同的函数和工具箱来实现数字信号的频率变换。
下面是一个简单的示例，展示了如何在MATLAB中实现数字信号的频率变换。
matlab.% 生成输入信号。
fs = 1000; % 采样频率。
t = 0:1/fs:1-1/fs; % 时间向量。
f1 = 20; % 输入信号频率。
x = sin(2pif1t); % 输入信号。
% 进行频率变换。
f2 = 50; % 目标频率。
y = x.exp(1i2pif2t); % 频率变换。
% 绘制结果。
subplot(2,1,1);plot(t,real(x));title('原始信号');xlabel('时间');ylabel('幅度');subplot(2,1,2);plot(t,real(y));title('频率变换后的信号');xlabel('时间');ylabel('幅度');在这个示例中，我们首先生成了一个输入信号x，然后使用频率变换公式y = x.exp(1i2pif2t)将输入信号的频率变换到f2。
最后，我们绘制了原始信号和频率变换后的信号的波形图。
除了这个简单的示例之外，MATLAB还提供了许多内置的函数和工具箱，如fft, ifft, chirp, spectrogram等，可以用于数字信号的频率变换。
通过这些函数和工具箱，可以实现更复杂和高级的频率变换操作，比如滤波、混频、调制解调等。
总之，MATLAB是一个非常强大的工具，可以帮助你实现数字信号的频率变换。
希望这个简单的示例可以帮助你更好地理解在MATLAB中实现数字信号频率变换的方法。
通信系统中数字下变频的设计与仿真
得 ， 们 用 瑟 时阶 Ｎ ； 出 我采凯窗 ， ＝ ｝ 当 数 －
１ 次 每秒 。 ０
ｌ２， ＝９由 ４． １
不 一 样 。常 用 的 窗 函数 有 ：
ｆ矩 形 窗 ： １ ）
ｆ ，０≤ ｎ≤ Ｎ－１ １
（凯 泽 （ａ ｅ） ： ４ ） Ｋ ｉｒ ｓ 窗
， 、
ｐ、１［ ｎＮ １２Ｉ ）０ ≤ － Ｊ（ ／－１２／ －） ／ ｐ， ≤ｎ Ｎ １ Ｉ ｏ － （ ］ ｏ ）（
【， ０ 其 他
５仿 真 分 析
５１浮 点 仿 真 ．
假设 我们取７ ｏ ０ １ ８ Ａ ０ ０ 个 ２ Ｑ Ｍ信 号值 ， 频谱 图如 图 ２ 其 所示 。
§ｌ… … ：Ｔ０ 矗 －＿… ．；… … ５．． … － 口 ．ｊ ｊ ＿ … … ０ ＿ ＿ ＿ ： ＿
ｏ ｝ ¨ ｝＿｝ ［ ｌ
Ｎ。．１－ ｅｄＦ ｅ ｕ ｎ ｒａ ｚ ｑ ｅ ｜ ｒ
— 育 奇—
（ ｓ ａｍｐｅ ｌ）
法可设计出性 能优越的滤波器。随着计算机辅助设计 的普及 ，
图 ２输 入 信 边缘频率 。
等 波 纹法 又 叫最 佳 一 致 逼 近 法 ， 波 纹 法 是 以 最 大 误 差 最 等 小 化 为 优 化 准则 来 进 行 设 计 的 ， 一 定 意 义 上 对 希 望 的 频率 响 在
采 用 等 波纹 法设 计 的 滤波 器 幅 度 与相 位 如 图 ３ 示 。 所
其 中 ， 是第 一 类 贝 塞尔 函数 ， 用 幂 级 数展 开 来 计算 ： Ｉ 可
一 ㈣ ≯ ＋ ＋ ＋ 一 。 ・
通信系统中的数字上变频和下变频
通信系统中的数字上变频和下变频数字上变频器(DUC)和数字下变频器(DDC)不仅仅是通信应用(如软件无线电)中的关键，而且在需要窄带信号高速流的应用中也是重要的。
另外，DDC结构容易控制所有取样速率下的混淆防止分样。
让我们看看数字记录5MHz带宽(中心在50MHz)信号的问题。
此信号可以是来自RF-IF模拟下变频器的信号或者是直接从天线接收的信号。
为了满足尼奎斯特准则，我们需要以105ms/s取样率取样此信号。
然而，为了合理地捕获此信号，应该在较高的取样率(至少200ms/s)取样此信号。
假设ADC为16位，在该速率下被取样的信号会产生400MB/s数据。
也许更难办的是以这样高速率采集和存储数据缺乏商业可用的方案。
大多数可用的PC基数字器仅能在大约几分之几秒内存储此数据。
数字下变频DDC在持续时间期间可以数字记录RF信号。
在此实例中，我们仅需要记录5MHz信号(中心频率50MHz)，而不是ADC的整个尼奎斯特带宽。
DDC允许除去其余数据，并降低数据率。
在现场可编程门阵列(FPGA)中实现时，简单的数字下变频分为3个性质不同的步：频率变换、滤波和分样(图1)。
频率变换和滤波第1步是频率变换。
5MHz频带需要降低变换到基带，靠乘或与载频(fc)正弦信号混频实现这种变换。
用数字控制振荡器(NCO)数字产生正弦波。
NCO通常也称之为本机振荡器(LO)，它可以在精确频率和相位下产生取样波形。
随着信号从50MHz变频到基带，信号拷贝也从50 MHz变频到100 MHz。
基于此原因，新的基带信号必须滤波，去除较高频率的信号。
然而，到此我们的任务没有完成。
我们仍有1个在200ms/s取样的低频基带信号。
传输额外不必要数据时不希望PC总线过载，我们重新取样信号来降低有效取样率。
这靠分样实现，在规则的时间间隔内从数字化的信号中去除数据点。
在此例中，取样从200ms/s下降到10ms/s，每20个取样去除19个取样。
基于MATLAB的数字下变频器的设计与仿真应用
And a ny mod ule is p ut tog e the r s o tha t s ys te m found a tion is c a rrie d out a nd the s ys te m func tion is s imula te d in s oftwa re . The re -
Ab s t ra ct : This p a p e r s tud ie s s ome ke y te c hnolog ie s in d ig ita l d own c onve rte r b a s e d on Softwa re De fine d Ra d io. Ab out s uc h ke y
s ults of the s imula tion s hows tha t the s ys te m ha s a c hie ve d d own- c onve rs ion of s ig na l a nd ha s no d is tortion p he nome na a nd ha s
2009 第 3 期 37
P 产品设计 roduct Design
f(n) f(t)
A/D
PT4(t)
cos(wcn)
低通滤波 y│1 n│
yQ│n│ 低通滤波
sin(wQn) NCO
DDC f(n) 基带 信号 处理
Q(n)
图 1 数字下变频器的典型结构框图
2.2 数字下变频的基本原理
如图 1 所示，模拟中频信号由 ADC 采样得到数字中频信
摘 要：文中应用软件无线电思想对数字下变频器中的几个关键技术进行了研究，对下变频各个模块所涉及
到的 CIC、HB、FIR 等关键算法进行了讨论、提炼与总结，应用 matlab 软件设计了下变频器中的 CIC、HB、FIR
基于FPGA的数字下变频的实现
Ｔ ｅ Ｒｅ ｅ ｒ ｈ ｏ ｇ ａ ｏ ｅ ｓｎ ｎ Ｉ ｇｔ ｌＲｅ ｅｖ ｒ ｈ ｓ ａ ｃ ｆＳｉｎ ｌ Ｐｒ ｃ ｓ ｉｇ ｉ Ｄｉｉ ｃ ｉｅ Ｆ ａ
ＺＨＵ ｎ—ｈ ｎｇ， Ｙｕ ａ ＤＥＮＧ ｈｉ ｕ Ｚ —ｈ ｉ
（ ｕ ａ ｏ ｅｅｆＩ ｏｍ ｔ ｎ Ｃ ａｇｈ １２ ０ Ｃ ｉ ） Ｈ ｎ ｎＣ ｌｇ ｎ ｒ ａｉ ， ｈｎｓａ４ ０ ０ ，ｈｎ ｌ ｏ ｆ ｏ ａ
ｓａｉｎ ｓ ｓｅ ｉ ＣＤＭＡ ｂ ｌ ｏ ｔｔｏ ｙ ｔｍ ｎ Ｗ ｍｏ ｉｅ ｃ ｍｍｕ ｉ ａｉｎ ｎ ｔ ｒ ｗｏ ｌ ｅ ｌｚ ｈ ｅｌ ｐ ｎ ｉｎ ｌｃ ｖ ｒ ｇ ｎ ｃ ｔｏ ｅｗｏ ｋ， ｕ ｄ ｒ ａｉｅ ｔ ｅ ｃ ｌ ｈｏ ｅ ｓｇ ａ ｏ ｅ ａ ｅ
灵 活 性
图 １ Ａ Ｉ 、 Ｐ Ａ、 Ｓ 能 比较 ＳＣ Ｆ Ｇ Ｄ Ｐ性
ＦＧ Ｐ Ａ芯 片有着 规整 的 内部逻 辑 阵列 和丰 富 的
连线资 源 ， 合 于 处理 数 字 系 统 的任 务 。但是 长期 适
以来 ， 一直用 于 系统逻辑 或 时序控 制上 ， 少有信号 很 处 理方 面 的应 用 。其原 因 主要是 因为 在 Ｆ Ｇ Ｐ Ａ中 缺
关键词 ： Ｐ Ａ； Ｆ Ｇ 处理 ； 数字 ； 滤波
Ｄ Ｉ 码 ：０ ３ ６ ／．ｓｎ １０ ２ ７ ． ０ ０ ０ ． １ Ｏ 编 １ ． ９ ９ ｊｉ ．０ ２— ２ ９ ２ １ ．６ ０ ０ ｓ
中图分 类号 ： Ｎ ２ Ｔ ９
文献标 识 码 ： Ａ
文章编 号 ：０ ２— ２ ９ ２ １ ０ １ ０ ２ ７ （０ ０）６—０ ２ ０ ０ ７— ３
Ａｂ ｔａ ｔ Ｂ ｓｄ ｏ ｈ ｉ ｕ ｓｏ ｆｔｅ ｓ ｕ ｔｒ ｆｄｇｔｌｄ ｗｎ—ｃ ｎ ｅｓ ｎ（ ｓｒ ｃ ： ａ ｅ ｎ ｔｅ ｄｓ ｓｉｎ ｏ ｈ ｔ ｃｕ ｅｏ ｉｉ ｏ ｃ ｒ ａ ｏ ｖ ｒｉ ＤＤＣ）ｉ ｏ ｗａｅ ｏ ｎ ｓｆ ｒ ｔ
通信应用中的数字上变频和下变频
通信应用中的数字上变频和下变频数字上变频器(DUC)和数字下变频器(DDC)不仅仅是通信应用(如软件无线电)中的关键，而且在需要窄带信号高速流的应用中也是重要的。
另外，DDC结构容易控制所有取样速率下的混淆防止分样。
做为1个例子，让我们看看数字记录5MHz带宽(中心在50MHz)信号的问题。
此信号可以是来自RF-IF模拟下变频器的信号或者是直接从天线接收的信号。
为了满足尼奎斯特准则，我们需要以105ms/s取样率取样此信号。
然而，为了合理地捕获此信号，应该在较高的取样率(至少200ms/s)取样此信号。
假设ADC为16位，在该速率下被取样的信号会产生400MB/s数据。
也许更难办的是以这样高速率采集和存储数据缺乏商业可用的方案。
大多数可用的PC基数字器仅能在大约几分之几秒内存储此数据。
数字下变频DDC在持续时间期间可以数字记录RF信号。
在此实例中，我们仅需要记录5MHz信号(中心频率50MHz)，而不是ADC的整个尼奎斯特带宽。
DDC允许除去其余数据，并降低数据率。
在现场可编程门阵列(FPGA)中实现时，简单的数字下变频分为3个性质不同的步：频率变换、滤波和分样(图1)。
频率变换和滤波第1步是频率变换。
5MHz频带需要降低变换到基带，靠乘或与载频(fc)正弦信号混频实现这种变换。
用数字控制振荡器(NCO)数字产生正弦波。
NCO通常也称之为本机振荡器(LO)，它可以在精确频率和相位下产生取样波形。
随着信号从50MHz变频到基带，信号拷贝也从50 MHz变频到100 MHz。
基于此原因，新的基带信号必须滤波，去除较高频率的信号。
然而，到此我们的任务没有完成。
我们仍有1个在200ms/s取样的低频基带信号。
传输额外不必要数据时不希望PC总线过载，我们重新取样信号来降低有效取样率。
这靠分样实现，在规则的时间间隔内从数字化的信号中去除数据点。
在此例中，取样从200ms/s 下降到10ms/s，每20个取样去除19个取样。
数字下变频的SystemGenerator实现
摘要：阐述了雷达中频正交采样的原理, 研究了使用System Generator实现数字下变频的一种自顶向下的新型设计方法。
在Simulink中进行了功能仿真验证, 生成了HDL代码, 并在X ilinx FPGA中进行了RTL的时序仿真分析。
数字下变频的硬件设计主要采用专用DSP芯片或FPGA 实现。
与基于软件处理的DSP 芯片相比,FPGA的集成度高、逻辑实现能力强、设计灵活性更好。
数字下变频采用FPGA实现逐渐成为一种趋势。
但是, 由于VHDL、Verilog语言的严谨性和FPGA内部结构的复杂性, 利用FPGA 来实现一个高效的数字下变频, 会占去较多的时间。
System Generator是Xilinx公司和Mathw or ks合作开发的一款FPGA辅助设计工具, 它降低了FPGA设计门槛, 使用者只需在S imulink中完成模型的搭建, 启动System Generator ,就能自动生成VHDL或V eri log源程序及其他一些工程文件, 并将系统模型映射到目标器件FPGA上进行硬件实现。
本文采用System Generator设计了数字下变频, 避开传统设计过程中采用HDL编程的复杂环节, 缩短了设计所需时间。
1、数字下变频的原理一个中频带通信号可表示为：其中, Xi( t) = a(t)cosψ( t), XQ ( t ) = a ( t) sinψ(t)分别成为x (t)的同相分量和正交分量；w0 为载频a (t), ψ(t)分别为包络和相位, 且有如下关系：在雷达应用中, 输出信号可以表示为：S~( t)称为信号的复包络。
实信号x ( t)的正负频谱是共轭对称的, 而其复包络S~( t)就包含了x ( t)中的所有信息。
对复包络进行采样的传统方法是正交双通道采样, 如图1所示。
但是由于模拟电路存在漂移和不一致性, 使得到的两路信号并不是完全正交的, 而是存在一定的幅度和相位误差。
matlab 数字下变频实现
matlab 数字下变频实现
在MATLAB中，数字下变频（Digital Down-Conversion，简称DDC）是通过数字信号处理技术来实现的。
数字下变频通常用于将高频信号转换为低频信号，以便进行后续的处理或分析。
下面我会从几个方面来介绍在MATLAB中实现数字下变频的方法。
首先，数字下变频的实现通常涉及到信号的混频和滤波。
在MATLAB中，你可以使用内置的信号处理工具箱来实现这一过程。
首先，你需要使用数字信号处理中的混频器来将高频信号转换到基带频率。
接着，你可以使用低通滤波器来滤除不需要的高频成分，得到你所需的低频信号。
其次，你也可以使用MATLAB中的FFT（快速傅里叶变换）来实现数字下变频。
你可以先对原始信号进行FFT变换得到频谱，然后通过频域操作将高频信号转移到基带频率，最后再进行IFFT（反傅里叶变换）得到你所需的低频信号。
此外，在MATLAB中，你还可以使用相关工具箱中的信号生成函数和滤波器设计函数来实现数字下变频。
你可以使用信号生成函数生成高频信号，然后通过滤波器设计函数设计一个低通滤波器，将
高频信号滤波得到低频信号。
总的来说，在MATLAB中实现数字下变频可以通过使用信号处理工具箱中的混频器、滤波器、FFT变换、相关函数等方法来实现。
当然，具体的实现方法还取决于你的具体需求和信号特性，你可能需要根据实际情况选择最合适的方法来实现数字下变频。
希望这些信息能够帮助到你。
基于希尔伯特变换法的数字下变频
图3所示的希尔伯特变换法，对中频信号的采样不 但要满足中频采样定理，而且，由于它只有一路滤波， 而另一路仅作时间上的延迟，故实际滤波器与理想滤 波器的任何差异都将导致I、Q两路的不匹配，产生较 大的误差。
仿真对比
以下对低通滤波法和希尔伯特变换法，分别用 MATLAB进行了仿真。输入信号的中频为40MHz，带宽 为30MHz，采样率为160MHz。输入为两个线性调频信 号，带宽分别为10MHz和15MHZ，其中低通滤波器为31 阶，通带截止频率为0.25。
（7）
X 式（7）说明， ( )只保留了 X r ( )中 0的频谱，使 频带宽度减小了一半。（5）式就是从实信号 xr (n) 产生其解析信号的数学模型。理想的希尔伯特变换 滤波器是一个非因果的IIR系统，物理上是不可实现 的。所以实际中一般用N-1阶FIR滤波器逼近理想的 希尔伯特变换滤波器。 用希尔伯特变换法实现数字下变频的原理框图 如图3所示。图中的时延是为了配合希尔伯特变换滤 波器对信号的延时，实际的FIR希尔伯特变换滤波器 的长度N只取奇数，阶数N-1为偶数，可以设计成广 义线性相位的FIR滤波器。
希尔伯特变换法实现数字下变频
希尔伯特变换法是为了滤除复频谱分量得到解析 信号而提出来的，解析信号是一个复信号，即： x(n) xr (n) jxr^ (n) （5） xr (n) 是原信号，虚部 xr^ (n) 是原信号的希尔伯 其实部 特变换。所以希尔伯特变换是一种正交变换，由该变 换可以产生实信号的解析信号。
基于希尔伯特变换的数字下变频
学生：唐雷雷 学号：1000030028 2010-10-28
内容安排
一
• 课题背景及意义 • 中频正交采样的基本定理 • 低通滤波法实现数字下变频 • 希尔伯特变换法实现数字下变频 • 仿真对比 • 总结
雷达数字下变频 matlab
雷达数字下变频1. 引言雷达技术是一种用于探测、测量和跟踪目标的无源电磁感知技术。
它广泛应用于军事、航空、气象和民用领域。
雷达的核心部分是接收到的回波信号的处理，其中数字下变频是一种重要的技术手段。
本文将深入探讨雷达数字下变频的原理、应用和发展。
2. 数字下变频原理数字下变频，简称IF，是一种将雷达接收的射频信号转换为中频信号进行处理的技术。
它主要包括射频信号采样、滤波、混频和解调等步骤。
2.1 射频信号采样射频信号采样是将接收到的高频信号转换为低频信号的第一步。
采用模拟到数字转换器（ADC）对射频信号进行抽样，然后得到连续的数字信号。
2.2 滤波采样得到的数字信号中会包含一定的混叠信号，需要进行滤波处理。
滤波器主要用于抑制混叠信号，保留目标信号的基带信息。
2.3 混频混频是将射频信号与一个本地振荡器（LO）的信号相乘，使得射频信号的频率被转换到中频。
混频后的信号中包含了目标信号的基带信息，方便进一步处理。
2.4 解调解调是将混频后的中频信号还原为基带信号，进一步提取目标信号的信息。
解调可以通过解调器或数字信号处理器（DSP）来实现。
3. 数字下变频的应用数字下变频技术在雷达系统中有广泛的应用，以下列举了几个典型的应用场景：3.1 目标探测与跟踪数字下变频可以提高雷达对目标的探测和跟踪能力。
通过数字化处理射频信号，可以更精确地提取目标的距离、速度和方位等信息，实现对目标的精确定位和追踪。
3.2 抗干扰能力提升数字下变频可以通过滤波、解调等处理步骤，抑制外界干扰信号的影响，提高雷达系统的抗干扰能力。
尤其在信号处理阶段，数字下变频可以应用各种数字滤波和解调算法进行干扰信号的消除和抑制。
3.3 多功能雷达实现数字下变频可实现多功能雷达的功能，例如模糊度处理、采样率变换和波束形成等。
通过数字信号处理算法的灵活调节，能够适应不同参数和场景的雷达应用。
3.4 数据传输与处理数字下变频技术也可以用于雷达数据的传输和处理。
数字下变频的FPGA实现
1 引言数字下变频DDC(digital down lonvwrsionl作为系统前端A／D转换器与后端通用DSP器件间的桥梁，通过降低数据流的速率，将低速数据送给后端通用DSP器件处理，其性能的优劣将对整个软件无线电系统的稳定性产生直接影响。
采用专用DDC器件完成数字下变频，虽具有抽取比大、性能稳定等优点，但价格昂贵，灵活性不强，不能充分体现软件无线电的优势。
FPGA工艺发展迅速，处理能力大大增强，相对于ASIC，DSP，其具有吞吐量高、开发周期短、可实现在线重构诸多优势。
基于这些优点，FPGA在软件无线电的研发中具有重要作用。
2 数字下变频系统数字下变频器在软件无线电系统中完成的功能结构如图1所示，其中包括直接数字频率合成器DDS(direct digital synthesizer)、数字混频器、FIR滤波器、抽取等模块。
原始模拟中频信号经A／D转换器带通采样后得到数字中频信号，输入DDC后先与DDS产生的两路正交本振信号相乘(数字混频)，将数字中频搬移到基带。
混频后得到的数据率和采样率一致，后级FIR滤波器要达到该处理速率。
硬件实现相当困难，因此首先通过抽取模块大大降低数据速率，然后使用高阶FIR低通滤波器对整个信道整形滤波。
滤波输出的两路正基带信号交由下一级DSP器件进行处理。
2．1 混频器的FPGA实现数字混频器将原始采样信号与查找表生成的正、余弦波形分别相乘，最终得到两路互为正交的信号。
由于输入信号的采样率较高，因此要求混频器的处理速度大于等于信号采样率。
单通道的数字下变频系统需要两个数字混频器．也就是乘法器。
XC2V1000器件内嵌64个18×18位硬件乘法器，其最高工作频率为500 MHz，因此采用硬件乘法器完全能够满足混频器的设计要求。
使用Xilinx公司的Multiplier IP核可以轻松实现硬件乘法器的配置。
该设计中采用两路14位的输入信号，输出信号也为14位。
数字下变频FPGA实现
Key words: variable-bandwidth; DDC; poly-phase filter; FPGA
1 引言
数字下变频器（Digital Down-Converter，DDC）是宽带数字接收机的重要组 成部分，是连接高速 A/D 变换器与后级数字信号处理器（DSP）之间的桥梁，所 以其运算速度直接影响了 A/D 最高采样率的确定，同时也决定了接收机的最大 处理带宽。 宽带数字接收机要求能对多种带宽的输入信号进行处理， 因此对 DDC 提出了更高的要求：带宽可变。
x ( n)
(a)
⊗ ⊗
(b) NCO
低通滤波 (c) 低通滤波 (d)
D抽取 (e) D抽取
I
cos(ωC n)
Q
− sin(ωC n)
图 3 数字下变频理论模型
数字下变频对输入实信号的频谱搬移过程如图 4 所示，其中图 4（c） 中 的阴影部分为图 2 中低通滤波后信号（d）的频谱。
X (e jω )
变带宽数字下变频器 （Variable-Bandwidth Digital Down-Converter, VB-DDC） 可以对多种带宽的输入信号进行处理，因此其在雷达、通信、电子侦察等有广泛 应用。商用数字下变频器如intersil公司单通道DDC：HSP50214B等，虽然可以实 现处理带宽可变，但是其最高输入数据采样率只有 65MHz [1]，而且由于其采用 多级级联积分梳状滤波器（Cascaded Integrator-Comb, CIC）的传统下变频结构， 因此处理带宽较窄， 不超过 1MHz， 不适合作为宽带数字接收机的数字下变频器。 基于多相滤波结构的宽带DDC可以处理宽带信号，但是处理带宽一般固定，而 且当需要处理信号的带宽很窄时，因为抽取因子变大，所需乘法器数目增多，但 是乘法器的工作频率降低，所以其资源利用率很低。 本文基于 Altera 公司的 Stratix II EP2S60F672C4 所设计的 VB-DDC 结合了传 统数字下变频结构与多相滤波结构的优点， 实现了对输入中频信号的高效高速处 理，同时可以在较大范围内对信号处理带宽进行灵活配置。当 A/D 输出中频信 号采样率为 100MSPS 时，本文设计的这种 VB-DDC 信号处理带宽可在 40MHz~8KHz 的范围内灵活配置，输出基带信号数据率可在 50MSPS~112KSPS 的范围内变化。
示波器的DDC(数字下变频)技术详解
示波器的DDC（数字下变频）技术详解如今随着电子产品设计的日趋复杂，DDC介绍R&S示波器硬件实现的DDC3.1 I/Q解调中的DDC3.2 频谱分析中的DDC示波器频谱分析功能一般采用FFT（Fast Fourier Transformation）即快速傅里叶变换。
传统数字示波器的频谱分析原理框图如图13所示。
图13 传统数字示波器频谱分析框图模拟信号经过ADC后变成数字信号，之后选择不同的窗函数进行加窗处理，最后直接做FFT将信号变换到频域。
通过该种处理方式得到的频谱范围为0Hz至最大频率（通常数值上等于ADC采样率的一半），例如ADC采样率为5GSa/s，那么FFT得到的频谱范围为0Hz至2.5GHz。
如果要观测某一段的频谱，则通过软件显示放大（Zoom）的方式将频谱放大显示到该频段。
这种传统示波器频谱分析方式的好处在于，所有处理过程采用软件计算，且算法简单，因此便于实现。
但如果追求更快的实时频谱测量或者更高精度的频谱分析，这种传统的处理方式就会显得非常困难。
由于采用全软件的处理方式以及一直是对整个频率范围（0Hz至最大频率）做计算，因此处理速度会很慢，无法做到实时或者准实时的频谱分析。
另外在示波器设置方面也会很复杂，需要不断的调整时域参数（如时基、采样率等）来满足需要的频域参数设置。
最重要的是，受到示波器存储深度的限制，并且通常使用的FFT点数只有几K，因此频率分辨率即最小能区分的频率大小会非常有限，通常情况下很难达到一个理想的频率分辨率。
一般来讲，频率分辨率有两种解释。
一种解释是，表示在FFT中，两个相邻频率点间的最小频率间隔，如公式(5)所示：∆f = fs / N = 1 / t (5)其中，∆f表示频率分辨率，fs表示ADC采样频率，N表示FFT的计算点数，t表示采集信号的时间长度，也就是捕获时间。
可以看出，信号采集时间t越长，频率分辨率∆f越小，也就是频率分辨力就越好。
基于DSP TMS320C6416的数字下变频技术
基于DSP TMS320C6416 的数字下变频技术数字下变频器有多种芯片可供选择，如Harris 公司Gray-Chip 公司的产品。
然而这些器件无法满足雷达对抗侦察数字接收机高多DSP 的数字下变频器。
本文以某雷达对抗侦察数字接收机为例，介绍一种基于TI 公司的DSPTMS320C6416 的数字下变频器。
1 数字下变频的基本原理数字下变频的基本原理见图1。
经A/D 变换后的中频信号通过两个乘法器构成混频器，产生I、Q 两种信号再通过低通滤波、抽取输出降低了采样频率的基带信号。
以某种数字接收机为例，其中频频率fc=200MHz，中频带宽B=20MHz，中频采样频率fs=500MHz，下变频时可以直接将中频频率变到0，也就是令图1 中的f0=fc，此时位于中频带宽内对称于中频频率的信号频谱分量将发生混叠。
为避免这种现象可将中频下变频到一个较低的频率而不是0，设f0=190MHz，则下变频后的信号位于0～20MHz，通过低通滤波10 倍抽取，相当于对变频后的信号以50MHz 的采样频率采样。
利用DSP 实现数字下变频的第一步是选择能满足上述数据处理要求的DSP。
对于混频运算，由于采样频率为500MHz，为实现时处理则要求DSP 至少具有500MIPS 的处理能力，同时考虑到后续滤波抽取运算的需要，选用TI 公司的高性能DSP 芯片TMS320C6416。
2 TMS320C6416 芯片的性能特点TMS320C6416 是TI 公司最新推出的高性能定点DSP，其时钟频率可达600MHz，最高处理能力为4800MIPS，软件与C62X 完成兼容，采用先进的甚长指令结构（VLIW)的DSP 内核有6 个ALU（32/40bit），每个时钟周期可以执行8 条指令，所有指令都可以条件执行。
该DSP 具有Viterbi 译码协处理器（VCP）和Turbo 译码协处理器（TCP)；采用两级缓存结构，一级缓存（L1)由128Kbit 的程序缓存和128Kbit 的数据缓存组成，二级缓存（L2)为8Mbit；有2 个扩展存储器接口。
基于Simulink的数字上下变频建模与仿真
3仿 真
按照上述的各个模块的设计方法, 为验证设计
94
D IG ITA L COMMUN ICA T ION /2011 1
图 4 下变频数字滤波器结构
2 3 数控振荡器设计
在上下变频设计 中数控振荡器 ( NCO ) 设 计是
决定上下变频性能的 1个重 要因素。 NCO 的设计
目标是产生一个 理想的正弦或余 弦波。其输 出频
率 fou t [ 7] 为
f out =
f clk 2B (n)
( 1)
式 ( 1) 中: f clk 为 系统时钟; B ( n) 为相位累加 的位 宽; 为相位增量。产生的中频信号与上变频后
波器设计中, 从内插因子的角度出发应尽量降低单 次采样率提高的倍数, 即每一级的内插因子要尽量 小, 因而方案 1和方案 2不是最佳的设计方式, 方案 3采用四级滤波器设计, 合理利用多速率信号处理 技术, 适当改变了插值频率, 使其运算量比其他 2种 小, 所用资源也更少, 且更容易实现, 所以本文采用 方案 3的设计方法。图 3为方案 3上变频数字滤波 器结构图。
的正确性 和 合 理性, 将下 变 频 和上 变 频 级联, 由 S imu link 的 S ine W ave 信 号 源 生 成 一 个 频 率 为 11 52 MH z的中频信号作为输入正弦波信号。图 5 为输入波形的频谱图。
NCO 产生的正余弦波与输入信号进行混频, 经 过下变频模块, 产生 I, Q 2路低频信号, 再经过上变 频信号输 出 I, Q 2 路 中频信 号。具体 流程 如图 6 所示。
数字下变频仿真实例
数字下变频的实现
由于数字下变频是一种运算密集的算法， 在实现中大多采用专用ASIC芯片或者 FPGA实现，很少采用通用的DSP芯片完 成。众多的厂商推出了多种高性能的DDC 专用芯片。尽管如此，数字下变频的运算 速度与模拟下变频相比还有较大差距，运 算速度的限制最终限制了中频带通中ADC 的最高采样率。
ADC
cos( ωc n)
滤波 抽取 Q
基带 信号 输出
sin ( ωc n) NCO
数字下变频结构方框图
ISL5416介绍
ISL5416 是INTERSIL 公司生产的可编程四通道 数字下变频器(PDDC) ,它的基本功能是从输入 的宽带信号中提取窄带信号,并将其下变频为数 字基带信号,以便后续DSP 处理。 ISL5416 的主要特点如下: 输入速率高达95MSPS 集成了4 路独立可编程的下变频器; 4 路并行的16 位数据输入,输入格式可以定点的 ,也可以是浮点的;（ADC输出14bit，可以进行 硬线的位扩展）
数字变频器性能
影响数字变频器性能的因素有两个： 一是表示数字本振、输入信号以及混频乘 法运算的样本数值的有限字长所引起的误 差； 二是数字本振相位分辨率不够大而引起的 数字本振样本数值的近似取值。
数字下变频器由数字混频器、数字控制振 荡器（NCO）和低通滤波器三部分组成 ，如下图所示。
DDC
滤波 抽取 I
0
5
10
15
20 MHz
25
30
35
40
经过CIC2倍抽取后信号频谱
FIR滤 波 器 频 响 0
-20
-40
-60
-80
-100
-120
0
5
10
数字下变频仿真
数字下变频仿真原理：信号采样的频谱调频信号：02()cos *(2/2)s x K t n f nt π=+/MHz0002202*cos(2/)cos(2)cos(2)cos(4*/2*/2)cos(*/2)s s s s x f n f f nt f nt f nt K t K t K t ππππ=+=++0002022*sin(2/)cos(2)sin(2)sin(*/2*/2)sin(*/24)s s s s K t Kt K x f n f f nt f nt f nt tππππ+-=-+=-+因为f 0=30MHz ，整体向左平移30MHz 。
-40-20带宽为5MHzx n的时域波形和频域波形，如下图所示。
通过仿真得到()clc;clear all;close all;f0=30e6; 中心频率B=5e6; 带宽T=30e-6; 脉冲宽度fs=40e6; 采样频率N=T*fs; 采样点数K=B/T; 频率变换率ts=1/fs; 采样周期t=-T/2:ts:T/2-ts;x=cos(2*pi*(f0*t+K*t.^2/2));figure(1);title('时域波形');xlabel('point ');figure(2);plot(abs(fft(x)));title('频域波形');xlabel('point');I路信号和Q路信号：ddc_i = x.*cos(2*pi*f0*(1:N)/fs); I路信号ddc_q = -x.*sin(2*pi*f0*(1:N)/fs); Q路信号figure(3);subplot(211);plot(t,ddc_i);grid;title('I路波形');subplot(212);plot(t,ddc_q);grid;title('Q路波形');FIR滤波器的设置在mand Windows里输入fdatool进入滤波器参数设置的界面Hd=fir;[h,f]=freqz(Hd,512);figure(4);plot(f,20*log10(abs(h)));gridtitle('FIR低通滤波器的幅频特性响应') hd=Hd.Numerator;fir_i=conv(ddc_i,hd);fir_q=conv(ddc_q,hd);figure(5);subplot(211);plot(fir_i);gridtitle('FIR低通滤波器后的I路信号'); subplot(212);plot(fir_q);gridtitle('FIR低通滤波器后的Q路信号');s=fir_i+j*fir_q;figure(6);subplot(211);sf=fftshift(abs(fft(s)));plot(sf);grid;title('信号滤波后的频谱')subplot(212);plot((20*log10(sf/max(sf))));grid title('归一化频谱')clc;clear all;close all;f0=30e6;B=5e6;T=30e-6;fs=40e6;N=T*fs;K=B/T;ts=1/fs;t=-T/2:ts:T/2-ts;x=cos(2*pi*(f0*t+K*t.^2/2)); figure(1);plot(x);title('时域波形');xlabel('point');figure(2);plot(abs(fft(x)));title('频域波形');xlabel('point');ddc_i = x.*cos(2*pi*f0*(1:N)/fs); ddc_q = -x.*sin(2*pi*f0*(1:N)/fs); figure(3);subplot(211);plot(t,ddc_i);grid;title(' I路波形');subplot(212);plot(t,ddc_q);grid;title(' Q路波形');Hd=fir;[h,f]=freqz(Hd,512);figure(4);plot(f,20*log10(abs(h)));gridtitle(' FIR低通滤波器的幅频特性响应') xlabel('w/pi');hd=Hd.Numerator;fir_i=conv(ddc_i,hd);fir_q=conv(ddc_q,hd);figure(5);subplot(211);plot(fir_i);gridtitle(' FIR低通滤波器后的I路信号'); subplot(212);plot(fir_q);gridtitle(' FIR低通滤波器后的Q路信号');s=fir_i+j*fir_q;figure(6);subplot(211);sf=fftshift(abs(fft(s)));plot(sf);grid;title('信号滤波后的频谱')subplot(212);plot((20*log10(sf/max(sf))));grid title('归一化频谱')。
fft法实现数字下变频
数字下变频模块的处理过程包括以下3个步骤：
1. 数字变频：将感兴趣部分的频谱下变频到零频附近。
先以fs对信号进行采样，得到N点序列x(n)，然后与数字本振复信号cos(2πfIFnT)+jsin(2πfIFnT)(T=fIF／fs)进行数字混频，获得I ／Q两路信号，将x(n)的频谱x(k)平移了fIF，此时原信号频率fIF的分量被移至零频处。
2. 滤波：通过数字滤波器滤除不必要的噪声成分，使信号频谱变得纯净。
3. 抽取：实现对滤波后信号的抽取。
若fs／B=D，得D为抽取因子，此时输出数据的采样频率缩小了D倍；又因为使用了高抽取抗混叠滤波器，此时的信号频谱是不会发生混叠的。
以上是fft法实现数字下变频的步骤，建议查阅数字信号处理相关书籍或咨询专业人士了解更多信息。
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ADC
cos( ωc n)
滤波 抽取 Q
基带 信号 输出
sin ( ωc n) NCO
数字下变频结构方框图
ISL5416介绍
ISL5416 是INTERSIL 公司生产的可编程四通道 数字下变频器(PDDC) ,它的基本功能是从输入 的宽带信号中提取窄带信号,并将其下变频为数 字基带信号,以便后续DSP 处理。 ISL5416 的主要特点如下: 输入速率高达95MSPS 集成了4 路独立可编程的下变频器; 4 路并行的16 位数据输入,输入格式可以定点的 ,也可以是浮点的;（ADC输出14bit，可以进行 硬线的位扩展）
数字变频器性能
影响数字变频器性能的因素有两个： 一是表示数字本振、输入信号以及混频乘 法运算的样本数值的有限字长所引起的误 差； 二是数字本振相位分辨率不够大而引起的 数字本振样本数值的近似取值。
数字下变频器由数字混频器、数字控制振 荡器（NCO）和低通滤波器三部分组成 ，如下图所示。
DDC
滤波 抽取 I
0
5
10
15
20 MHz
25
30
35
40
45
输入DDC的实信号频谱
ddc后 信 号 频 谱 0 -10 -20 -30 -40 -50 -60 -70 -80 -90
0
5
10
15
20 MHz
25
30
35
40
混频后零中频信号频谱
CIC后 的 信 号 频 谱 ， 抽 取 因 子 为 2 0
-20
-40
-60
-80
-100
-120
0
2
4
6
8
10 MHz
12
14
16
18
20
经过CIC的2倍抽取后信号频谱
60阶 FIR滤波器后信号频谱 ,抽取因子为 2 0 -10 -20 -30 -40 -50 -60 -70 -80 -90 -100
0
1
2
3
4
5 MHz
6
7
8
9
10
经过60阶FIR滤波器2倍抽取后信号频谱
ISL5416的结构框图
数字下变频系统设计
通过以上的结构框图，我们可以把ISL5416 根据其功能和数据流分成两个部分： ①数字下变频. ②抽取滤波和成形滤波。 对下变频器件ISL5416中滤波器的设计，即 各种滤波器参数的选取和设置，成为整个 数字接收系统设计的关键之一。
ISL5416和FPGA的接口
数字下变频的实现
由于数字下变频是一种运算密集的算法， 在实现中大多采用专用ASIC芯片或者 FPGA实现，很少采用通用的DSP芯片完 成。众多的厂商推出了多种高性能的DDC 专用芯片。尽管如此，数字下变频的运算 速度与模拟下变频相比还有较大差距，运 算速度的限制最终限制了中频带通中ADC 的最高采样率。
经过32阶FIR滤波器4倍抽取后信号频谱
FIR滤 波 器 频 响 0
-20
-40
-60
-80
-100
-120
0
1
2
3
4
5 Mhz
6
7
8
9
FIR2滤波器频响
64阶 FIR滤 波 器 后 信 号 频 谱 ,抽 取 因 子 为 1 0 -10 -20 -30 -40 -50 -60 -70 -80 -90 -100 -110 0 1 2 3 4 5 MHz 6 7 8 9
0
5
10
15
20 MHz
25
30
35
40
经过CIC2倍抽取后信号频谱
FIR滤 波 器 频 响 0
-20
-40
-60
-80
-100
-120
0
5
10
15
20 Mhz
25
30
35
FIR1滤波器频率响应
32阶 FIR滤 波 器 后 信 号 频 谱 ,抽 取 因 子 为 4 0 -10 -20 -30 -40 -50 -60 -70 -80 -90 -100 -110 0 1 2 3 4 5 MHz 6 7 8 9
32bit 可编程的数控本振,无失真动态范围大于110dB ; FIR 滤波器的带外衰减可达110dB ; 抽取因子从1～4096 ;（降采样率倍数） 滤波器模块包括1～5 级CIC 滤波器、半带抽取滤波器 、可编程FIR 滤波器和重采样FIR 滤波器; FIR滤波器类型包括：对称抽取滤波器，非对称抽取滤 波器，复数滤波器 4 路16-bit并行接口输出、16-bitμP口输出或串行输出 ，其输出具有灵活的多路复用方式 输出包括I、Q 输出和AGC输出。 输出时钟为输入时钟的1~16倍分频
，
2f u 2f l ≤ fs ≤ N N −1
⎛f ⎞ 1 ≤ N ≤ fix ⎜ u ⎟ = N max ⎝B⎠
输入 ISL5416信号的频谱
0 -10 -20 -30 -40 -50 -60 -70 -80
0
10
20
30
40
50 MHz
60
70
80
90
输入DDC的实信号频谱
ddc后 信 号 频 谱 0
-20
-40
-60
-80
-100
-120
0
10
20
30
40 MHz
50
60
70
80
混频后零中频信号频谱
CIC频 响 0 -10 -20 -30 -40 -50 -60 -70 -80
10
20
30
40 Mhz
50
60
70
80
CIC滤波器频响
CIC后 的 信 号 频 谱 ， 抽 取 因 子 为 2 0 -10 -20 -30 -40 -50 -60 -70 -80
经过64阶FIR滤波器信号频谱
数字下变频仿真实例B
设输入中频信号频率范围为：25 M ~ 35MHz ，ADC采样率为40MSPS，经过混频、CIC滤 波器2倍抽取、FIR滤波器的2倍抽取，采样率 变为10MSPS，其仿真结果如下图所示。
输入 ISL5416信号的频谱
0 -10 -20 -30 -40 -50 -60 -70 -A
设中频信号频率范围为：67.5MHz~72.5MHz，ADC采样率为80MSPS 。在设计DDC的滤波器时，按照6MHz带宽设计（工程上通常将接收机 的带宽设计的大于实际信号带宽，此处设计为1.2倍）。经过混频、CIC f
s
滤波器2倍抽取、FIR滤波器1的4倍抽取、FIR滤波器2的1倍抽取后，采 样率变为10MSPS，其仿真结果如图3~7所示。
uP口/
I S L 5 4 1 6
DOUT/
CLKO/
channel A:D 输出并口
RST和SYNC等控制信号
FPGA
JTAG（不接出来）
由于ISL5416的输出形式灵活，包括4通道并口、uP口和串口三 种方式，而4路输出并口又具有通道复用的模式，所以设计其与 FPGA的硬件接口时做如下考虑：将多种输出接口都连接到FPGA 上，而通过FPGA设计的灵活性，在硬件搭建完成后可以灵活选择 输出方式而不失通用性和灵活性。FPGA通过uP口配置ISL5416 ，而DDC采用4通道并口的模式并行输出数据。