集成电路版图设计 ppt课件

(b)
图8.3 交叠的定义
表8.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
表 16.5 T SM C _0.35μ m C M O S 工 艺 版 图 各 层 图 形 之 间 最 小 交 迭
N _ w e ll A c tiv e P o ly P _ l\p lu s_ se le c t/N _ p lu s_ se l ect C o n ta c t M e ta l1 V ia 1 M e ta l2 E le c tro d e V ia 2 M e ta l3
MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width) 和栅指数(gates)。
栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最 小值为2lambda=0.4μm。
栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为 3 lambda=0.6μm。
201010233636cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图716画l型金属线作地线图717画出两只mcs3并将它们的栅漏和源极互连201010233737vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图718画出两只mn1并将它们的栅漏和源极互连cmos差动放大器单元电路设计版图的过程201010233838图719依次画出r1并联的两只msf1和并联的两只mcf1以及偏压等半边电路版图vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outoutcmos差动放大器单元电路设计版图的过程201010233939cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图720通过对图819中半边版图对x轴作镜像复制形成的完整版图201010234040在正式用cadence画版图之前一定要先构思也就是要仔细想一想每个管子打算怎样安排管子之间怎样连接最后的电源线地线怎样走
MMeetatal-l6
HDP oxide
Feature size L=0.18um
VDD 1.8V/2.5V
Deep NWELL to reduce substrate noise
WW
WW
IMD-5
MeMtaelt-a5l_5
WW
IMD-4 WW
MMeteatla--l44
MIM capacitor(1fF/um^2) Thick-top-metal for inductor
2 1
1
2
3
1.5 1.5
Poly N_plus_select Active Contact
图 NMOS俯视图
Metal1
2 1
21
3
4 1.5
1.5
图 PMOS俯视图
N_well Poly P_plus_select Active Contact Metal1
1. NMOS和PMOS（续）
图中多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区 (Active)共同形成N型有源区，P+扩散和有源区共同形成P 型有源区。有源区分别在栅极两侧构成源区(S)和漏区(D)。 源区和漏区又分别通过接触孔(Contact)与第一层金属 (Metal1)连接构成源极和漏极。
有源层电阻
由N+扩散、P+扩散分别与有源区形成N+有源层电阻和P+ 有源层电阻，如图8.9和8.10。
4.0 1.5
4.0 2.0
2.0 1.0
N_plus_select Active Contact
Xd
Xd
2.0
Metal1
图8.9 N+有源层电阻俯视图
4.0
4.0
4.0
1.5
4.0 2.0
2.0 1.0
P+有源层电阻的方块电阻值为153.4欧姆，每个接触孔形成 的电阻为118.5欧姆。电阻一般为几百到几千欧姆。
X Y
N _w ell A ctive P o ly P _ p lu s_ se le c t/ N _plus_select C ontact M etal1 V ia1 M etal2 E lectrode V ia2 M etal3 G lass
6
2 2
1.5 1.5
1
1
1
1
2
2
1
1 6
4. 设计规则举例
1. 最小宽度(minWidth)
最小宽度指封闭几何图形的内边之间的距离如图8.1所示：
图 宽度定义 在利用DRC(设计规则检查)对版图进行几何规则检查时， 对于宽度低于规则中指定的最小宽度的几何图形，计算机将给 出错误提示。
TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
层 (layer) N 阱 (N _well) 扩 散 层 (P_plus_select/N _plus_select) 多 晶 硅 (Poly) 有 源 层 (A ctive) 接 触 孔 (Contact) 第 一 层 金 属 (M etal1) 接 触 孔 (V ia1) 第 二 层 金 属 (M etal2) 第 二 层 多 晶 硅 (Electrode) 接 触 孔 (V ia2) 第 三 层 金 属 (M etal3)
最 小 宽 度 (m inW idth) 单 位 ： lam bda=0.2μ m
12 2 2 3 2*2(固 定 尺 寸 ) 3 2*2(固 定 尺 寸 ) 3 3 2*2(固 定 尺 寸 ) 5
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离，如图8.2所示：
图 间距的定义
N _ w ell A ctive P o ly P _ l\p lu s_ select/ N _ p lu s_ select C o n tact M etal1 V ia1 M etal2 E lectro d e V ia2 M etal3
WW
top-metal (18 mOhm/sq)
MMeetatal -l1
WW
ILD WW
WW
A-Si
PSD
PSD
PSD
NSD
NSD
VTP PAPT
NAPT
Nwell
Pwell
WW
WW
MMeetatal-l3 WW
WW WW
Poly
NSD
Trench oxide
P Substrate
8.2 版图几何设计规则
WW IMD-3
6 Metal 1 Poly Polycide resistor(7.5 Ohm/sq)
WW
WW
IMD-2
High N/P implant resistor(59
MMetaelt-a-2l2
Ohm/sq, 133 Ohm/sq)
WW
M1-M5 (78 mOhm/sq) Thick-
IMD-1
集成电路的制造必然受到工艺技术水平的限制， 受到器件物理参数的制约，为了保证器件正确工 作和提高芯片的成品率，要求设计者在版图设计 时遵循一定的设计规则，这些设计规则直接由流 片厂家提供。设计规则（design rule）是版图设计 和工艺之间的接口。 设计规则主要包括各层的最小宽度、层与层之间 的最小间距等。
层名 C ontact
层号 (G D S II)
25
对 应 的 C IF 名称
CCC
说明 接触孔
N _w ell
42
CW N
N阱
A ctive
43
CAA
有源层
P _plus_select N _plus_select
44
CSP
45
CSN
P型 扩 散 N
多晶硅
E lectrode
表16.1
沟道长(μ 金 属 布 多 晶 硅 电 源
阀值电压
31级环行
m)
线层数 布 线 层 电 压
（V）
数
(V)
振荡器频 率(MHz)
0.35
3
2
3.3 W/L
NMO PMOS 196.17
S
0.6/0.40 0.54 -0.77
3.6/0.40 0.58 -0.76
表8.2 MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层 表 1 6 .2 M O S IS 为 T S M C 0 .3 5 m C M O S 工 艺 定 义 的 全 部 工 艺 层
第八章 版图设计
8.1 工艺流程定义 8.2 版图几何设计规则 8.3 图元 8.4 电学设计规则 8.5 布线规则 8.6 版图设计 8.7 版图检查 8.8 版图数据提交
第8章 版图设计
版图(Layout)是集成电路设计者将设计并模拟优化后的电路转 化成的一系列几何图形，它包含了集成电路尺寸大小、各层 拓扑定义等有关器件的所有物理信息。集成电路制造厂家根 据这些信息来制造掩膜。版图的设计有特定的规则，这些规 则是集成电路制造厂家根据自己的工艺特点而制定的。因此 不同的工艺，就有不同的设计规则。设计者只有得到了厂家 提供的规则以后，才能开始设计。版图在设计的过程中要进 行定期的检查，避免错误的积累而导致难以修改。很多集成 电路的设计软件都有设计版图的功能，CadenceDesign System 就是其中最突出的一种。Cadence提供称之为Virtuoso的版图 设计软件帮助设计者在图形方式下绘制版图。
56
CEL
第二层多晶硅
M etal1
49
CM F
第一层金属
V ia
50
CVA
连接第一与第二层金属的接触孔
M etal2
51
CM S
第二层金属
V ia2
61
CVS
连接第二与第三层金属的接触孔
M etal3
62
CM T
第三层金属
G lass
52
COG
钝化玻璃
Passivation PESiN
00.1.188 uummpprroocceessssSStrtruucctuturree
表8.4 TSMC_0.35μm CMOS工艺版图各层图形之间的最小间隔
最小宽度 (m in S ep ) 单位： lambda=0.2μ m
N _well A ctive P o ly P _ p lu s_ se le c t/ N _plus_select C o n tact M etal1 V ia1 M etal2 E le c tro d e V ia2 M etal3
以下给出的是东南大学射频与光电集成电路研究所根据MOSIS 提供的TSMC 0.35m CMOS工艺文件设计的几种关键元件，它 们的有效性已经通过两次工艺流程得到证明。图中几何尺寸的 单位都是lambda，对于0.35μm工艺，λ=0.2μm。
1. NMOS和PMOS
图8.5和图8.6分别示出NMOS和PMOS俯视图。
以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例，给出从工艺文件出发到设计 出版图的途径。TSMC的0.35μm CMOS工艺是 MOSIS 1998年以来提供服务的深亚微米工艺 ，以下简要介绍利用该工艺的技术文件进行芯 片设计的流程。
TSMC的0.35μm沟道尺寸和对应的电源电压、电路布局 图中金属布线层及其性能参数见表7.1。
精品资料
• 你怎么称呼老师？
• 如果老师最后没有总结一节课的重点的难点，你 是否会认为老师的教学方法需要改进？
• 你所经历的课堂，是讲座式还是讨论式？ • 教师的教鞭
• “不怕太阳晒，也不怕那风雨狂，只怕先生骂我 笨，没有学问无颜见爹娘 ……”
• “太阳当空照，花儿对我笑，小鸟说早早早……”
8.1 工艺流程定义
图 多晶硅层相关设计规则的图形关系
8.3 图元
按理说，根据上节给出的设计规则，我们就可以设计版图了。 事实上，仅根据这些规则就来设计版图，还是难以入手的，因 为电路所涉及的每一种元件都是由一套掩模决定的几何形状和 一系列物理、化学和机械处理过程的一个有机组合。这些有机 组合是工艺线开发的结果。对版图设计者来讲，工艺能够制造 的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家 得到。必要时，设计者需要自己建立相应的元件库。
电阻的可变参数：电阻宽度(width)、电阻值(R)。
多晶硅电阻
2.0
3.0
2.0
2.0
2.0
Poly
Metal1
Xd
Xd
1.0
1.5
Contact
图8.7 第一层多晶硅电阻俯视图
3.0
Electrode
Metal1
Contact
Xd 1.0
2.0
图8.8 第二层多晶硅电阻俯视图
多晶硅电阻（续）
多晶硅通过接触孔与第一层金属连接，该金属构成电阻 的两个电极，图中所示电阻最小宽度为2 λ=0.4μm。
第一层多晶硅的方块电阻值为7.4欧姆，每接触孔形成的 电阻为5.6欧姆。该多晶硅电阻一般为几十欧姆。
第二层多晶硅(Electrode)的方块电阻值为47.4欧姆，每个 接触孔形成的电阻为31.4欧姆。该多晶硅电阻一般为几百欧 姆。
Xd
Xd
2.0
图7.10 P+有源层电阻俯视图
N_well P_plus_select Active Contact Metal1
有源层通过接触孔与第一层金属连接，金属构成有源层电阻 的两个电极。
N+有源层电阻的方块电阻值为79.1欧姆，每个接触孔形成 的电阻为54.8欧姆。电阻一般为几百到几千欧姆。
18 63
13 32
22
22
22
15 15
3
3
2
3
4
3
3
2
3
15
15
3
3. 最小交叠(minOverlap)
交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，如图8.3(a) b)一几何图形外边界到另一图形的内边界长度(extension)，如图8.3(b)
Y
X
(a)
栅指数(gates)指栅极的个数。
2. 电阻(Resistor)
设计者在Cadence环境下CMOS工艺可用的电阻有多晶 硅电阻、有源层电阻和阱区电阻。
三种电阻的计算公式均为：
Rl w2 *X w d*Rshn 2*Rcon
其中，Rsh为方块电阻值，l 和w 分别是体电阻的长与 宽，Rcon是单个接触区形成的电阻值，n是接触孔数。