3.2.4 -3.38086引脚信号和功能
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第 13 页
2 最小模式下引脚信号和功能
8、 / R :数据收发信号 DT 输出，三态，高电平表示CPU正在发送数据；低电平表
示CPU接收数据。
9、DEN :数据允许信号 输出，三态，低电平有效。表示CPU正在进行数据收发
操作。
10、INTR:可屏蔽中断请求信号 输入，高电平有效。表示外部向CPU提出中断申请。
FFFFFH
34H 11H
第 23 页
3.3.1 8086的存储器组织
2 存储器分段结构
8086 CPU为了寻址1 MB的存储空间，采用了分段的形 式，即将1 MB的存储空间分成若干个逻辑段，而4个 当前逻辑段的基地址设置在CPU内的4个段寄存器中， 即代码段寄存器CS、数据段寄存器DS、堆栈段寄存器 SS和附加段寄存器ES。 一个程序可使用一个逻辑段或多个逻辑段。 每个逻辑段小于等于64KB。 逻辑段之间可以是连续的、分开的、部分重叠或完全 重叠的。
第1 页
3.2.3 总线周期
2、总线周期（机器周期）
CPU从存储器或I/O口存取一个字或字节的时间称为总线周期 8086的总线周期有：存储器读写周期、 输入/输出周期、中断响
应周期等；
3、指令周期
执行一条指令所需要的时间称为指令周期。
一般要1个以上的总线周期。
第2 页
3.2.4 8086引脚信号和工作模式
29
28 27 26 25 24
输出、三态
输出、三态 输出、三态 输出、三态 输出 输出
第6 页
DEN
ALE
INTA
8086引脚信号定义
最大方式信号(MN/=GND)
RQ / GT 1,0 请求/允许总线访问控
制
30，31
29 26～28
双向
输出、三 态 输出、三 态
LOCK
S 2、1、0 S S
HLDA
BHE A19 ～ A16
8282
(2)
OE
8286
8086
MN/MX
ALE
DIR
(2) OE
A15 ～ A0 HLDA D15 数据 ～ 总线 D0
地 址 总 线
8288 INTA
MRDC MWTC IORC IOWC
DT/R
DEN
S0 S1 S2 INTR NMI
S0 S1 S2
INTA MEMR MEMW IOR IOW
INTR NMI
第 18 页
3 最大模式下引脚信号和功能
1、S2,S1,S0总线周期状态信号（26-28）
输出，三个信号组合产生系统控制信号，这些信号由 总线控制器8288译码产生响应的控制信号。
S2 0 0 0 0 1 1 1 1 S1 0 0 1 1 0 0 1 1
S0 0 1 0 1 0 1 0 1
17、RESET:复位信号
输入，高电平有效。使CPU停止现行操作，并进行初始化： 标志寄存器，IP,DS,SS,ES及指令队列清零；
CS设置为FFFFH。
18、CLK:时钟信号(单相，占空比为1/3) 8086 5MHZ 8086-1 10MHZ 8086-2 8MHZ
19、VCC,GND:电源及地
第 11 页
2 最小模式下引脚信号和功能
3、BHE/S7:高8位数据总线允许/状态复用引脚
输出，三态，低电平有效。 BHE 在T1时钟周期为低电平 表示高8位数据线AD8~AD15上数据有效，否则表示只使
用AD0~AD7上的8位数据。BHE 由ALE锁存。 BHE 和A0可
用于分别选中奇偶地址的字或字节。
第 24 页
3.3.1 8086的存储器组织
存储器分段结构
“逻辑段（Segment）”:
内存中的一片区域，用来
存放某一种类型的信息。 例如，用一片存储区存放 某程序所使用的数据，该存储区 称为“数据段”。类似的，还有 存放程序代码的“代码段”，存 放程序运行时临时信息的“堆栈
段i-1 段i 段i+1
单一+5V±10%。
第 16 页
3 最大模式下引脚信号和功能
MN/MX引脚接地，8086CPU工作在最大模式 下，系统中可以接入协处理器8087或8089。在 最大模式下8086有8个控制信号被重新定义。
第 17 页
最大模式下系统总线连接图
BHE A19 ～ A16
AD15 ～ AD0
8282
STB STB OE
8086的总线周期 中断响应 读I/O端口 写I/O端口 暂停 取指 读存储器(数据) 写存储器 无效(无总线周期)
8288的输出命令
INTA
IORC IOWC、 AIOWC
/
MRDC MRDC MWTC、 AMWC
/
第 19 页
3 最大模式下引脚信号和功能
2、LOCK：总线封锁信号
三态，输出，低电平有效。有效时禁止其他部件占用总线。
地址的位数决定了可以编号的字节的个数，也就是内存储 器的大小，称作容量。
可编号的字节数
n位地址
2n个字节
用20位二进制表示存储器地址： 最小地址为00000H（00000000000000000000），
最大地址为FFFFFH（11111111111111111111），
共有220个不同的地址，最多可以连接1M B的存储器。 存放数据： 低位存低地址单元，高位存高地址单元 字节型，字型，双字型数据如何存放？
QSl、QS0
总线优先权锁定控制 总线周期状态
指令队列状态
24，25
输出
第7 页
最小模式下计算机总线图
BHE A19 ～ A16 ALE +5
AD15 ～ AD0 MN/MX DT/R DEN
8282
STB STB OE
HLDA A15 ～ A0 HLDA D15 ～ D0
BHE A19 ～ A16
地 址 总 线
8282
(2)
OE
DIR(2) OE
8286
数据 总线
READY
M/IO RD WR INTR INTA NMI HOLD HLDA
M/IO RD WR INTR INTA NMI HOLD HLDA READY
控 制 总 线
最小模式下计算机总线图
第8 页
2.3 8086引脚信号和工作模式
第5 页
引 脚 号
类 型
RD
TEST READY
RESET NMI INTR CLK VCC GND
8086引脚信号定义
最小方式信号(MN/=MX=VCC) HOLD HLDA 保持请求 保持响应 31 30 输入 输出
WR
M/IO DT/R
写控制
存储器/IO控制 数据发送/接收 数据允许 地址锁存允许 中断响应
最大64KB
段”等。
第 25 页
3.3.1 8086的存储器组织
第9 页
2 最小模式下引脚信号和功能
当8086的引脚MN/MX接成高电平时CPU处于最小模式工 作方式，此时系统中仅有一个处理器。在此模式下 CPU各引脚定义如下：
1、AD0~AD15:地址/数据复用总线
双向，三态，高电平有效。分时传送16位数据和地址的
低16位。由ALE锁存地址信息。在总线周期T1用来输出 地址，在其他时钟周期中，读周期时处于悬浮状态，写 周期时传送数据。
称为“存储单元”。
• 每个字节用一组二进制数进行编号，称为“地址
存储单元 的地址
”
0 23456 65535 10010011
字节（存储单元）
存储单元的内容
假设“地址”为23456的单元存放了数据10010011， 写作（23456）= 10010011
第 21 页
3.3.1 8086的存储器组织
第 10 页
2 最小模式下引脚信号和功能
2、A16/S3~A19/S6:地址/状态复用引脚 输出，三态，高电平有效。分时输出地址的高4位或CPU 当前状态。地址信息由ALE锁存。T1输出高4位地址，其 他时钟周期输出CPU当前状态。
S5:表示中断允许位的当前状态。
S6:表示8086CPU与总线相连。恒为0 S4 S3 特性(所使用的段寄存器) 0 0 ES 0 1 SS 0 1 CS(或者不是寄存器操作) 1 1 DS
说明： （1）由3片8282（低电平锁存，功能同74LS373）锁存地
址A0~A19和BHE。ALE为锁存信号。
（2）由2片8286（双向缓冲器，功能同74LS244）做数据 总线D15~D0的缓冲器，以增加总线驱动能力。 / R做方向 DT 选择， DEN 为选通信号。 （3）控制信号M / IO 和RD , WR 完成信息传递控制。
第 22 页
3.3.1 8086的存储器组织
存储器操作
读操作：从某个存储单元取出事先存储的程序指令或数据。 读操作不改变原存储单元的内容。 写操作：把一个数据存入指定的存储单元。写操作之后， 该存储单元原来的内容被新的内容所“覆盖”，不复存在 。 “访问（Access）”：一次存储器的读操作或写操作统称为对存储 器 的一次“访问”。 00000H 从20300H单元读出它的 内容“34H”之后，该单元 20300H 的内容仍然是“34H”。 向20300H单元写入“11H” 之后，该单元内容变成 “11H”，原来的数据“34H”
BHE
A0
0
0 0 1 1
1
0
1
数据总线使用情况 16位字传送 数据总线高8位，奇地址 数据总线低8位，偶地址 无效
第 12 页
2 最小模式下引脚信号和功能
4、ALE:地址锁存允许信号 输出、高电平有效。表示总线上的是地址信息，在T1产生正 脉冲，利用其下降沿锁存地址信息。 5、 M / IO :存储器/输入输出控制信号 输出，三态，高电平表示当前的信息是地址信息；低电平表 示当前访问的是I/O口。 6、 RD :读信号 输出，三态，低电平有效。表示当前总线周期正在读存储器 或从I/O口输入信息。 7、 WR :写信号 输出，三态，低电平有效。表示CPU正向存储器写入数据或 向I/O口输出数据。
3、RQ/GT0,RQ/GT1:总线请求/总线允许信号
双向，低电平有效。有两个总线请求与总线响应信号，支
持多处理器工作。
4、QS1,QS0:指令队列状态信号
输出，两个信号组合指示指令队列状态。
第 20 页
3.3.1 8086的存储器组织
1 存储器物理组织
• 80X86微机内存储器以“字节”为基本单位，
14、HLDA:总线保持响应信号 输出，高电平有效。表示CPU已让出总线。
15、READY：准备好信号
输入，高电平有效。高电平表示存储器或I/O口已准备好接 收数据，外部使READY为低电平CPU要插入等待周期。
第 15 页
16、TEST:测试信号 输入，低电平有效。有效时CPU退出WAIT指令。
8086引脚图:
8086的40条引脚信号按功 能可分为四部分——地址总线、 数据总线、控制总线以及其他 (时钟与电源)。
第3 页
3.2.4 8086引脚信号和工作模式
1 8086引脚信号和功能
(S2)M/IO RD (LOCK)WR (S0)DEN (S1)DT/R 总线 (RQ0)HOLD 控制 (RQ1)HLDA READY CPU TEST 控制 RESET MN/MX CLK 系 统 控 制 AD0 ～ AD15 A16/S3 ～ A19/S6 BHE/S7 ALE(QS0) INTA(QS1) INTR NMI 总 线 信 号 中 断 控 制
11、 INTA
:中断响应信号
输出，低电平有效。表示外设的中断申请得到响应。
第 14 页
2 最小模式下引脚信号和功能
12、NMI:非屏蔽中断申请信号
输入，上升沿有效。表示外部有非屏蔽中断申请。非屏蔽
中断不受软件控制，CPU必须响应。 13、HOLD:总线请求保持信号
输入，高电平有效。表示其他模块（如DMAC)申请占用总线。
3.2.3 总线周期
（一）指令周期、总线周期和时钟周期
计算机是在时钟脉冲CLK统一控制下一个节拍一个节拍的工作。
1、时钟周期T（T状态）
时钟脉冲的一个循环时间叫做一个时钟周期。每个时钟周期T又
称一个“状态”，它是CPU工作最小时Fra Baidu bibliotek单位，所有操作都以
这个时钟周期为基准，是计算机系统工作速度的重要标志。 时钟周期是CPU的时间基准，由计算机的主频决定。例如， 8086的主频为5 MHz，则1个时钟为200 ns。
8086
VCC GND
第4 页
8086引脚信号定义
名 称 AD15～AD0 A19/S6～ A16/S3 BHE 7 /S MN/MX 功 能 公用信号 地址/数据总线 地址/状态总线 总线高允许/状态 最小/最大方式控制 读控制 等待测试控制 等待状态控制 系统复位 不可屏蔽中断请求 可屏蔽中断请求 系统时钟 +5 V电源 接地 2～16，39 35～38 34 33 32 23 22 21 17 18 19 40 1，20 双向、三态 输出、三态 输出、三态 输入 输出、三态 输入 输入 输入 输入 输入 输入 输入
2 最小模式下引脚信号和功能
8、 / R :数据收发信号 DT 输出，三态，高电平表示CPU正在发送数据；低电平表
示CPU接收数据。
9、DEN :数据允许信号 输出，三态，低电平有效。表示CPU正在进行数据收发
操作。
10、INTR:可屏蔽中断请求信号 输入，高电平有效。表示外部向CPU提出中断申请。
FFFFFH
34H 11H
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3.3.1 8086的存储器组织
2 存储器分段结构
8086 CPU为了寻址1 MB的存储空间，采用了分段的形 式，即将1 MB的存储空间分成若干个逻辑段，而4个 当前逻辑段的基地址设置在CPU内的4个段寄存器中， 即代码段寄存器CS、数据段寄存器DS、堆栈段寄存器 SS和附加段寄存器ES。 一个程序可使用一个逻辑段或多个逻辑段。 每个逻辑段小于等于64KB。 逻辑段之间可以是连续的、分开的、部分重叠或完全 重叠的。
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3.2.3 总线周期
2、总线周期（机器周期）
CPU从存储器或I/O口存取一个字或字节的时间称为总线周期 8086的总线周期有：存储器读写周期、 输入/输出周期、中断响
应周期等；
3、指令周期
执行一条指令所需要的时间称为指令周期。
一般要1个以上的总线周期。
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3.2.4 8086引脚信号和工作模式
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28 27 26 25 24
输出、三态
输出、三态 输出、三态 输出、三态 输出 输出
第6 页
DEN
ALE
INTA
8086引脚信号定义
最大方式信号(MN/=GND)
RQ / GT 1,0 请求/允许总线访问控
制
30，31
29 26～28
双向
输出、三 态 输出、三 态
LOCK
S 2、1、0 S S
HLDA
BHE A19 ～ A16
8282
(2)
OE
8286
8086
MN/MX
ALE
DIR
(2) OE
A15 ～ A0 HLDA D15 数据 ～ 总线 D0
地 址 总 线
8288 INTA
MRDC MWTC IORC IOWC
DT/R
DEN
S0 S1 S2 INTR NMI
S0 S1 S2
INTA MEMR MEMW IOR IOW
INTR NMI
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3 最大模式下引脚信号和功能
1、S2,S1,S0总线周期状态信号（26-28）
输出，三个信号组合产生系统控制信号，这些信号由 总线控制器8288译码产生响应的控制信号。
S2 0 0 0 0 1 1 1 1 S1 0 0 1 1 0 0 1 1
S0 0 1 0 1 0 1 0 1
17、RESET:复位信号
输入，高电平有效。使CPU停止现行操作，并进行初始化： 标志寄存器，IP,DS,SS,ES及指令队列清零；
CS设置为FFFFH。
18、CLK:时钟信号(单相，占空比为1/3) 8086 5MHZ 8086-1 10MHZ 8086-2 8MHZ
19、VCC,GND:电源及地
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2 最小模式下引脚信号和功能
3、BHE/S7:高8位数据总线允许/状态复用引脚
输出，三态，低电平有效。 BHE 在T1时钟周期为低电平 表示高8位数据线AD8~AD15上数据有效，否则表示只使
用AD0~AD7上的8位数据。BHE 由ALE锁存。 BHE 和A0可
用于分别选中奇偶地址的字或字节。
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3.3.1 8086的存储器组织
存储器分段结构
“逻辑段（Segment）”:
内存中的一片区域，用来
存放某一种类型的信息。 例如，用一片存储区存放 某程序所使用的数据，该存储区 称为“数据段”。类似的，还有 存放程序代码的“代码段”，存 放程序运行时临时信息的“堆栈
段i-1 段i 段i+1
单一+5V±10%。
第 16 页
3 最大模式下引脚信号和功能
MN/MX引脚接地，8086CPU工作在最大模式 下，系统中可以接入协处理器8087或8089。在 最大模式下8086有8个控制信号被重新定义。
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最大模式下系统总线连接图
BHE A19 ～ A16
AD15 ～ AD0
8282
STB STB OE
8086的总线周期 中断响应 读I/O端口 写I/O端口 暂停 取指 读存储器(数据) 写存储器 无效(无总线周期)
8288的输出命令
INTA
IORC IOWC、 AIOWC
/
MRDC MRDC MWTC、 AMWC
/
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3 最大模式下引脚信号和功能
2、LOCK：总线封锁信号
三态，输出，低电平有效。有效时禁止其他部件占用总线。
地址的位数决定了可以编号的字节的个数，也就是内存储 器的大小，称作容量。
可编号的字节数
n位地址
2n个字节
用20位二进制表示存储器地址： 最小地址为00000H（00000000000000000000），
最大地址为FFFFFH（11111111111111111111），
共有220个不同的地址，最多可以连接1M B的存储器。 存放数据： 低位存低地址单元，高位存高地址单元 字节型，字型，双字型数据如何存放？
QSl、QS0
总线优先权锁定控制 总线周期状态
指令队列状态
24，25
输出
第7 页
最小模式下计算机总线图
BHE A19 ～ A16 ALE +5
AD15 ～ AD0 MN/MX DT/R DEN
8282
STB STB OE
HLDA A15 ～ A0 HLDA D15 ～ D0
BHE A19 ～ A16
地 址 总 线
8282
(2)
OE
DIR(2) OE
8286
数据 总线
READY
M/IO RD WR INTR INTA NMI HOLD HLDA
M/IO RD WR INTR INTA NMI HOLD HLDA READY
控 制 总 线
最小模式下计算机总线图
第8 页
2.3 8086引脚信号和工作模式
第5 页
引 脚 号
类 型
RD
TEST READY
RESET NMI INTR CLK VCC GND
8086引脚信号定义
最小方式信号(MN/=MX=VCC) HOLD HLDA 保持请求 保持响应 31 30 输入 输出
WR
M/IO DT/R
写控制
存储器/IO控制 数据发送/接收 数据允许 地址锁存允许 中断响应
最大64KB
段”等。
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3.3.1 8086的存储器组织
第9 页
2 最小模式下引脚信号和功能
当8086的引脚MN/MX接成高电平时CPU处于最小模式工 作方式，此时系统中仅有一个处理器。在此模式下 CPU各引脚定义如下：
1、AD0~AD15:地址/数据复用总线
双向，三态，高电平有效。分时传送16位数据和地址的
低16位。由ALE锁存地址信息。在总线周期T1用来输出 地址，在其他时钟周期中，读周期时处于悬浮状态，写 周期时传送数据。
称为“存储单元”。
• 每个字节用一组二进制数进行编号，称为“地址
存储单元 的地址
”
0 23456 65535 10010011
字节（存储单元）
存储单元的内容
假设“地址”为23456的单元存放了数据10010011， 写作（23456）= 10010011
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3.3.1 8086的存储器组织
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2、A16/S3~A19/S6:地址/状态复用引脚 输出，三态，高电平有效。分时输出地址的高4位或CPU 当前状态。地址信息由ALE锁存。T1输出高4位地址，其 他时钟周期输出CPU当前状态。
S5:表示中断允许位的当前状态。
S6:表示8086CPU与总线相连。恒为0 S4 S3 特性(所使用的段寄存器) 0 0 ES 0 1 SS 0 1 CS(或者不是寄存器操作) 1 1 DS
说明： （1）由3片8282（低电平锁存，功能同74LS373）锁存地
址A0~A19和BHE。ALE为锁存信号。
（2）由2片8286（双向缓冲器，功能同74LS244）做数据 总线D15~D0的缓冲器，以增加总线驱动能力。 / R做方向 DT 选择， DEN 为选通信号。 （3）控制信号M / IO 和RD , WR 完成信息传递控制。
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3.3.1 8086的存储器组织
存储器操作
读操作：从某个存储单元取出事先存储的程序指令或数据。 读操作不改变原存储单元的内容。 写操作：把一个数据存入指定的存储单元。写操作之后， 该存储单元原来的内容被新的内容所“覆盖”，不复存在 。 “访问（Access）”：一次存储器的读操作或写操作统称为对存储 器 的一次“访问”。 00000H 从20300H单元读出它的 内容“34H”之后，该单元 20300H 的内容仍然是“34H”。 向20300H单元写入“11H” 之后，该单元内容变成 “11H”，原来的数据“34H”
BHE
A0
0
0 0 1 1
1
0
1
数据总线使用情况 16位字传送 数据总线高8位，奇地址 数据总线低8位，偶地址 无效
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4、ALE:地址锁存允许信号 输出、高电平有效。表示总线上的是地址信息，在T1产生正 脉冲，利用其下降沿锁存地址信息。 5、 M / IO :存储器/输入输出控制信号 输出，三态，高电平表示当前的信息是地址信息；低电平表 示当前访问的是I/O口。 6、 RD :读信号 输出，三态，低电平有效。表示当前总线周期正在读存储器 或从I/O口输入信息。 7、 WR :写信号 输出，三态，低电平有效。表示CPU正向存储器写入数据或 向I/O口输出数据。
3、RQ/GT0,RQ/GT1:总线请求/总线允许信号
双向，低电平有效。有两个总线请求与总线响应信号，支
持多处理器工作。
4、QS1,QS0:指令队列状态信号
输出，两个信号组合指示指令队列状态。
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3.3.1 8086的存储器组织
1 存储器物理组织
• 80X86微机内存储器以“字节”为基本单位，
14、HLDA:总线保持响应信号 输出，高电平有效。表示CPU已让出总线。
15、READY：准备好信号
输入，高电平有效。高电平表示存储器或I/O口已准备好接 收数据，外部使READY为低电平CPU要插入等待周期。
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16、TEST:测试信号 输入，低电平有效。有效时CPU退出WAIT指令。
8086引脚图:
8086的40条引脚信号按功 能可分为四部分——地址总线、 数据总线、控制总线以及其他 (时钟与电源)。
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3.2.4 8086引脚信号和工作模式
1 8086引脚信号和功能
(S2)M/IO RD (LOCK)WR (S0)DEN (S1)DT/R 总线 (RQ0)HOLD 控制 (RQ1)HLDA READY CPU TEST 控制 RESET MN/MX CLK 系 统 控 制 AD0 ～ AD15 A16/S3 ～ A19/S6 BHE/S7 ALE(QS0) INTA(QS1) INTR NMI 总 线 信 号 中 断 控 制
11、 INTA
:中断响应信号
输出，低电平有效。表示外设的中断申请得到响应。
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2 最小模式下引脚信号和功能
12、NMI:非屏蔽中断申请信号
输入，上升沿有效。表示外部有非屏蔽中断申请。非屏蔽
中断不受软件控制，CPU必须响应。 13、HOLD:总线请求保持信号
输入，高电平有效。表示其他模块（如DMAC)申请占用总线。
3.2.3 总线周期
（一）指令周期、总线周期和时钟周期
计算机是在时钟脉冲CLK统一控制下一个节拍一个节拍的工作。
1、时钟周期T（T状态）
时钟脉冲的一个循环时间叫做一个时钟周期。每个时钟周期T又
称一个“状态”，它是CPU工作最小时Fra Baidu bibliotek单位，所有操作都以
这个时钟周期为基准，是计算机系统工作速度的重要标志。 时钟周期是CPU的时间基准，由计算机的主频决定。例如， 8086的主频为5 MHz，则1个时钟为200 ns。
8086
VCC GND
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8086引脚信号定义
名 称 AD15～AD0 A19/S6～ A16/S3 BHE 7 /S MN/MX 功 能 公用信号 地址/数据总线 地址/状态总线 总线高允许/状态 最小/最大方式控制 读控制 等待测试控制 等待状态控制 系统复位 不可屏蔽中断请求 可屏蔽中断请求 系统时钟 +5 V电源 接地 2～16，39 35～38 34 33 32 23 22 21 17 18 19 40 1，20 双向、三态 输出、三态 输出、三态 输入 输出、三态 输入 输入 输入 输入 输入 输入 输入