集成电源噪声抑制的时钟源简化FPGA系统的电源设计

集成电源噪声抑制的时钟源简化FPGA系统的电源设计
是FPGA 本身。

结构内系统时钟可能运行在数十到数百兆赫兹。

当高功率
数字逻辑运行时，其产生的噪声瞬变波及到各种电源层。

快速瞬变产生高能量
毛刺，需要电源滤波器进行平滑处理。

由于大多数电源去耦优化仅仅在一个或
几个频率上呈现低阻抗，因此很难甚至不可能清除所有电源轨上的高频噪声。

噪声会通过电源传播到其他子系统，特别是那些靠近FPGA 的子系统。

FPGA 面临着另~个挑战。

当逻辑或I/O 电路在低和高功率运行状态之间切换时，负载电流显着波动。

当逻辑电路进入集中运行的高功率运行状态，电源的负载
加重。

当逻辑电路进入低功耗状态，负载减轻，电源返回正常状态。

许多活动
能够产生这种负载变化，而且这些活动的变化规律一般是无法预测或控制的。

负载变化在电源轨上产生低频包络，一般低于100kHz.
噪声包络可以使用额外的稳压器清除，但是增加了成本和电路板空间，
减少了电源设备的利润。

由于这些原因，当与FPGA 共用同一电源轨时，敏感模拟组件面临着考验。

在许多情况下，用户可能会遇到莫名其妙的性能下降或异常等不可预知的
行为。

传统的解决办法是每个敏感时钟系统使用隔离的电源供电，这些电源使
用线性稳压器来过滤低频噪声，使用大量的由磁珠和陶瓷去耦电容组成的LC
过滤高频噪声。

然而，这不是一个理想的解决方案，因为它增加了成本和设计
复杂度。

此外。

它割裂了电源层，在提供低阻抗和可靠耦合的回路方面降低了
性能。

更好的解决办法是保持一个连续的电源层，整个板上尽可能的完整。

然而，为了利用这一优势，每个子系统必须能够承受电源噪声。

5 FPGA 对时钟源的特殊要求。