计算机组成原理存储系统

分级存储结构寄存器一级缓存二级缓存ramio总线系统总线cpu内部总线?程序访问的局部性原理处理器在一段时间内访问的存储单元都趋向于存在于一个较小的连续区域中?程序访问特点?数据访问特点?缓存能提高访问速度的理论依据分级存储结构?缓存主存?从cpu角度看缓存主存这一层次的速度接近于缓存cache而其容量和价格却接近于主存
tCWL tWCH
tDS
tDH
（b）写周期
tCYC：写周期时间 tWCH：写命令保持时间 tWP：写命令脉冲宽度 tRWL：从写命令开始到
RAS 变为无效的时间
tCWL：从写命令开始到
CAS 变为无效的时间
tDS：写入数据建立时间 tDH：写入数据保持时间
SRAM和DRAM的对比
比较内容
存储信息0和1的方式 电源不掉电时 刷新 集成度 容量 价格 速度 适用场合
Y2
Y3
➢ 适合于构造大容量的存储芯片 。
读写信 片选信 号 R/W 号 CS
Y 地址译码器
A1
A0
2 位地址
典型的存储器芯片
❖ SRAM存储器
A0
地
A1
址
A2
反
A3
相 器
A4
0
0
X 译 码 器
.驱 .动 .器
. . .
31
31
32 × 32=1024 存储单元
0
... 31
I/O电路
输入
控制 逻辑
或更长。
❖集中式刷新
➢ 在刷新周期内，集中时间连续地对全部存储单元逐行刷新一遍。
➢ 在刷新操作期间，不允许CPU对存储器进行正常的访问。
➢ 优点：读写操作时不受刷新工作的影响，系统的存取速度比较高。
➢ 主要缺点：在集中刷新期间必须停止读写，这一段时间称为“死
区”而且存储容量越大，死区就越长。
正常的存储器访问
刷新
0
1
……
3871 3872 …… 3999
1936μs（3872 个周期）
64μs（128 个周期）
2ms（4000 个存取周期）
❖分散式刷新
➢ 把对每行存储单元的刷新分散到每个系统存取周期内完成。此 时系统存取周期被分为两部分，周期前半段时间进行正常的存 储器访问，后半段时间进行刷新操作。
➢ 在一个系统存取周期内刷新存储矩阵中的一行。 增加了系统的
• 存取速度快
X地址 译码线
T3 A
T5 T1
D T7
Vcc
T4
B T6
T2
D T8
I/O
Y地址译码线
I/O
六管MOS静态存储器结构
典型的存储器芯片
❖DRAM存储单元
利用电容存储电荷来保存信息
T：门控管
C： 电容
不掉电的情况下，信息也会丢失，需要不断
刷新。
刷新：经过一段时间后，信息可能丢失，需 要重写
SRAM
双稳态触发器 信息稳定 不需要 低 小 高 快 Cache
DRAM
极间电容上的电荷 信息会丢失 需要 高 大 低 慢 主存
内存
❖只读存储器ROM
➢ 存储的信息只能读出，不能随机改写或存入， ➢ 特点：非易失性 断电后信息不会丢失 编程：指往只读存储器中写入数据的过程。
❖ 根据可编程的方式和频度的不同，只读存储器可分为：
如何解决？
➢ 体系结构 ➢ 多种类型组合在一起， 形成存储器系统
分级存储结构
❖存储系统的结构
➢ 开放式的结构 编程者自己决定使用哪个部件，自己编写程序 ➢ 隐含结构 编程模型：只针对单一存储器，唯一地址空间，机器自动映射
分级存储结构
❖分级存储器结构
➢ 分级的原因： 解决存储器大容量、高速度与低价格之间的矛盾。
（b）写周期
tWR tDH
tRC：读周期时间 tA： 读出时间 tCO：片选到数据输出延迟 tOTD：从片选无效后到数据
还能保持的时间
tWC：写周期时间 tW： 写数时间 tAW： 滞后时间 tWR：写恢复时间 tDW：数据有效时间 tDH：写信号无效后数据维持时间
内存
➢ SDRAM---同步动态存储器 ➢ DDR---双倍速率内存 (DDR2\DDR3\DDR4\DDR5等)
典型的存储器芯片
❖地址译码器 ：对地 址信号进行译码， 选择存储单元。
➢ 线性译码(单译码) 只用一个地址译码器 电路译码，译码输出 的选择线直接选中存 储单元。
地址 n
W0
地 址 译 码 器 W2n-1
.. .
存储矩阵
读/写 控制
... 读/写放大器
... B0 B1
Bm-1
典型的存储器芯片
• 复合译码： n位地址分
行地 址缓 冲器
行
地
址
M
译
U
码
X
器
列地 址缓 冲器
存储阵列 2048×2048×4
读出放大器 和I/O门
列地址译码器
...
数据输入
D0
缓冲器
D1
数据输出
D2
缓冲器
D3
❖动态RAM芯片读操作周期和写操作周期的时序图
RAS
tCYC tRAS
CAS 地址
tASR tAH 行地址
R/W 数据
tASC
tCAS tAH
字
列 I/O电路 列选择驱动 列地址译码
列地址
典型的存储器芯片
❖DRAM的构成
地址：分行地址和列 地址两次送入。
➢ RAS＃有效时，行地 址送入行地址锁存器
➢ CAS＃有效时，列地 A0 址送入列地址锁存器 A1
A10
... ...
RAS CAS WE OE 定时和控制
4M×4位的DRAM
刷新计 数器
1
128
读/写 15s
刷新 ……
0.5s
读/写 15s
刷新 0.5s
2ms（4000 个存取周期）
❖RAM芯片
➢ 大量存储位元按一定的规则排列起来构成了存储体。 ➢ 存储体、读写电路、译码驱动电路、控制电路等集成在一块芯
片上，组成各种不同类型的存储芯片。
地 址 总 线
地址 寄存器 MAR
地 址
译…
存取周期。
读/写 刷新 读/写 刷新
……
读/写 刷新
➢ 优点：没有死区。
0.5s 0.5s 存取
➢ 缺点：刷新过于频繁。系周统期 存取周期是存储芯片存取周期的两
倍，降低了访问存储器的速系统度周期。
128s（128 个系统周期）
❖异步式刷新
➢ 把刷新操作平均分配到整个最大刷新间隔内进行。
➢ 相邻两行的刷新间隔为：最大刷新间隔时间÷行数
Y译码器
R/W CS
地址反相器 A5 A6 A7 A8 A9
输出 三态双向缓冲器
❖ 组成：
➢ 存储矩阵 ➢ 地址译码器 ➢ 控制逻辑 ➢ 三态数据缓冲器
❖SRAM芯片读操作周期和写操作周期的时序图
地址 CS 数据
地址 CS R/W 数据
tRC tA
tCO
（a）读周期 tWC
tOTD
tAW
tW
tDW
➢ 多级存储器 寄存器组 高速缓冲存储器 主存储器 外存储器
分级存储结构
❖高速缓冲存储器
➢ Cache存取速度比主存要快一个数量级，接近CPU的处理速度。 ➢ 片内Cache集成在CPU芯片中，片外Cache位于主板上。
❖访问过程
寄 存 器
一 级 缓 存
二级
RAM
I/O
缓存
总线
CPU内部总线
系统总线
1,2
1,3
将地址分成两组，分别送给X方 2 位 A3
X X1 地
向和Y方向的两个译码器，在行 地址
址 译
2,0
2,1
2,2
2,3
A2
码 X2
和列的交叉点共同选择一个存
器
3,0
3,1
3,2
3,3
储单元，对其进行读写操作。
X3
➢ 一个采用二维组成的16字×1位 的存储芯片
数据 D
读写控 制电路
Y0
Y1
…
…
15,0
15,1
一个字
字线 15
分别连接到相应的数据线。
➢ 当地址位数n较大时，译码器的规模随 之增大很多，导致电路复杂，译码时 间很长，存储芯片的速度太慢。
读写信号 R/W 片选信号 CS
读写控制电路
D0
D1
数据
❖ 二维组成
0,0
0,1
0,2
0,3
X0
➢ 所有存储单元排列成矩阵形式，
1,0
1,1
计算机组成原理存储 系统
❖问题： ➢ 为什么有多种类型的存储器？不同类型的存储器工 作原理分别是什么？ ➢ 它们如何协同工作？ ➢ 微机的内存怎样组织？
第七章 存储器
第一节 存储系统
存储器概述
❖存储器分类
➢ 按所处位置及功能分类 ✓ 内存 (主存)：位于主机内部，可被CPU直接访问. ✓ 外存(辅存)：位于主机外部，被视为外设
RAM
❖易失性存储器
➢ 特点：断电后信息消失。
❖RAM:
➢ SRAM：六管MOS触发器。 ➢ DRAM：由单管组成，需定时刷新。
典型的存储器芯片
❖SRAM存储位元
• 使用双稳态触发器表示0和1。 • “1”状态：T1截止，T2导通 • “0”状态：T2截止，T1导通
• 不掉电的情况下，信息稳定保 持（静态）。
存储器的技术指标
➢ 可靠性：存储器的抗干扰能力和正确存取性能 ➢ 功耗：存储器工作的耗电量。 ➢ 性价比：不仅包含存储元件的价格，还包括外围电路价格。
❖存储容量、速度和价格的关系：
➢ 相互制约 ➢ 速度快的存储器往往价格较高，容量也较小。
分级存储结构
❖对存储器的目标：容量大、速度快、价格低
➢ 但是… 没有符合要求的类型
❖按存储介质分类
➢ 存储介质一般具备3个特点
✓ 具有两种稳定的状态，分别代表二进制代码0和1； ✓ 能方便地检测出存储介质所处的状态； ✓ 两种状态容易相互转换。
➢ 半导体存储器
✓ 采用触发器、电容来保存二进制信息0和1。 ✓ 根据工艺不同，可分为双极型和MOS型。
➢ 磁表面存储器 ➢ 光存储器
存储器的技术指标
❖存储器的主要技术指标
功耗…
存储 容量
可靠 性
存取 时间
价格
存储器的技术指标
❖存储容量
➢ 存储器所能容纳的二进制信息量。 存储容量=字数 ×字长
❖存储速度：
➢ 存取时间（Memory Access Time）：启动一次存储器操作到完 成该操作所需的全部时间。 存取时间愈短，性能愈好。
➢ 存取宽度：一次访问存储器所能存取的数据位数
列地址 tRCS
tRCH
tRAC
tCAC
tDOH
数据输出有效
（a）读周期
tCYC：读周期时间
tRAS： RAS 脉冲宽度 tCAS： CAS 脉冲宽度
tRCS：读命令建立时间 tRCH：读命令保持时间 tDOH：数据输出保持时间
RAS CAS 地址
R/W
R/W
数据
tCYC tRAS
tCAS
tRWL tWP
➢ 提高了存取速度，解决了速度和成本的矛盾。
❖主存—外存
➢ 速度接近于主存，而容量却接近于外存，平均价位接近于低速、 廉价的外存，解决了容量和成本的矛盾。
第七章 存储器
位线分别连接到相应的数据线。
特点：非易失性 断电后信息不会丢失
01 11 1111 1111
当要读出的数据字和要写入的数据字处于同一个长存储字内时，读和写的操作就无法在同一个存储周期内完成。
➢ 存取速度慢，集成度高（容量大）ຫໍສະໝຸດ 字线T 数 据 线
C Cd
单管MOS动态存储器结构
典型的存储器芯片
❖DRAM的刷新
➢ 刷新间隔时间：DRAM允许的最大信息保持时间 ➢ 采用读出方式进行刷新 ➢ 刷新周期：从上一次刷新结束到下一次对整个DRAM全部刷新
一遍为止的时间间隔。 ➢ 大小主要取决于电容电荷的泄漏速度，一般为2ms、4ms、8ms
码 器
地
址
驱 动
…
电
路
存储体
读 写 电
数
数据
据
寄存器
总
路
MDR
线
存储控制电路 读信号 写信号
❖存储芯片的内部组成
➢ 线性组成
0,0
0,1
字线 0
➢ 所有存储单元线性排成一列
1,0
1,1
A3 4 位 A2
地 址
字线 1
译
➢ 每一个存储单元中的多个存储位元的 地址 A1 A0
码 器
字驱动线连在一起，构成字线；位线
为行、列地址分别译码，
只有X向和Y向的选择线
同时选中的存储单元， 行
才能进行读或写操作。
地 址
• 特点：复合译码所需选 择线数目少，适用于大
容量的存储器。
数
据
控 制
行行 地选 址择 译驱 码动
数据 输入数据 驱动 控制
...
. .. 存存 存储 存储 储单 储矩 单元 单阵 元阵 元阵列 阵列列
...
➢ 掩膜式 ROM(Mask ROM) ➢ 可编程 PROM(Programmable ROM) ➢ 可擦除 EPROM (Erasable PROM) ➢ 电可擦 EEPROM(Electrically EPROM) ➢ 快擦写 ROM(Flash ROM)
只读存储器
❖掩膜式ROM( MROM )
1011
它可以擦除和编程单个存储单元或者数据块。
第二节 易失性存储器：断电后信息将消失。
如果一个芯片有2n 个字，每个字有m位， 性价比：不仅包含存储元件的价格，还包括外围电路价格。
RAM&ROM
所有存储单元排列成矩阵形式，将地址分成两组，分别送给X方向和Y方向的两个译码器，在行和列的交叉点共同选择一个存储单元，对其进行读写操作。
外存的数据只有调入内存，CPU才能应用
CPU
内存储器
外存储器
存储器概述
❖存储器分类
➢ 按存取方式分类 ✓ 随机存取存储器（Random Access Memory） ✓ 顺序存取存储器（） ✓ 只读存储器(Read-only Memory)
➢ 按信息的可保护性分类 ✓ 易失性存储器：断电后信息将消失。 ✓ 非易失性存储器 ：断电后仍能保持信息。
缓存容量较小，如何保证能在缓存中找到所需要的数据？
分级存储结构
❖程序访问的局部性原理 处理器在一段时间内访问的存储单元，都趋向于存
在于一个较小的连续区域中
➢ 程序访问特点 ➢ 数据访问特点 ➢ 缓存能提高访问速度的理论依据
分级存储结构
❖缓存—主存
➢ 从CPU角度看，缓存主存这一层次的速度接近于缓存Cache， 而其容量和价格却接近于主存。