清华大学2012年集成电路设计实践课程课件
《集成电路设计实践》第一讲_A
课程进度安排（续二）
第9周：Cell-based设计方法及工具 3.1 Cell-based设计流程介绍 3.2 Verilog简介 第10周： 3.3 电路综合 第11周： 3.4 布局布线 3.5 DRC与LVS
课程进度安排（续三）
第12周：项目设计——CYCLIC ADC的设计 4.1 CYCLIC ADC原理 4.2 CYCLIC ADC电路设计 4.3 版图设计考虑 4.4 ADC性能仿真 4.5 设计报告要求 第13周：深亚微米工艺下的集成电路设计方法 5.1 按比例缩小原理 5.2 短沟道效应 5.3 深亚微米工艺下的设计讨论 5.4 SOC设计 第14~16周：项目设计与辅导
课程进度安排（续一）
第5周：Full-custom设计方法及工具 2.1 Full-custom设计流程介绍 2.2 原理图输入与电路网表导出 第6周： 2.3 HSPICE电路仿真 第7周： 2.4 版图编辑 第8周： 2.5 设计规则检查(DRC)与版图电路比对(LVS) 2.6 版图参数提取和后仿真 2.7 分层设计讨论
一. 集成电路设计基础
1.2 版图的基本概念
版图结构
集成电路加工的平面工艺
制 版 加 工
芯片的剖面结构
从平面工艺到立体结 构，需多层掩膜版，故 构，需多层掩膜版，故 版图是分层次的，由多 层图形叠加而成！
一个简单的例子
Vdd 版 图 in metal1
N＋ 剖 N-阱 面 N-阱 图 P-substrate N＋ P＋
逆向电路提取 逆向电路提取
解剖照相 拼图 电路提取 分析与仿真
集成电路分类
集 成 电 路 按用途 数 字 集 成 电 路 模 拟 集 成 电 路 数 模 混 合 集 成 电 路 按集成规模 ULSI ULSI GLSI GLSI 大 规 模 超 大 规 模 集 成 电 路 按制作工艺 GaAs GaAs MOS MOS Bipolar Bipolar 集 成 电 路 集 成 电 路 按生产形式 标 专 准 用 通 集 用 成 集 电 成 路 电 路 ASIC ASIC
清华大学 集成电路制造工艺 王水弟 课件第12章纳米时代的挑战-2
电容C与介电常数 k 的关系
对于某种给定的电解质材料，一个充满了这 种电解质的电容器的电容C与同一尺寸的真空电 容器的电容C0 之比叫做该材料的介电常量。
C k C0
C C0
（12 - 1）
kA 0 C kC0 t
其中
（12 - 2）
A： 面积（单位：平方米） k ：两板之间电介质的介 电常数 0 ：真空电容率 t ：两板之间距离
第12章 纳米时代的挑战
本章内容 12.1 摩尔定律的极限 12.2 纳米时代的设备 12.3 纳米时代的材料
12.4 纳米时代的工艺 12.5 结束语
e
12.1 摩尔定律的极限
IC发展的两个驱动力 硅圆片的尺寸从 100mm → 125mm → 150mm → 200mm → 硅片尺寸 300mm → 450mm ， 不断扩大 以提高芯片产量和降 低芯片成本，最终获 取更大的利润。
（摘自：苏州大学宁兆元，《世界科技研究与发展》2004年12月）
低 k 值电介材料
根据2004年的报导，比较有前途的低k值电介质 材料是：
● 英特尔公司的碳掺杂氧化物（CDO）
● DOW Chemical公司的旋转涂布聚合物
● Thomas West公司的多孔硅绝缘材料（k = 2.2）
● 应用材料公司的黑金钢石（一种有机和无机的混
PMOS 金属 PMOS 高k （鉿基）
nFET
STI
pFET
英特尔45nmHKMG(高k金属栅极)技术解析
据报道：氧化铪（HfO2 ）栅极介电材料(1.0nmEOT)；双 带边功函数金属栅极(TiN用于PMOS，TiAlN用于NMOS) 。 硅基板和HfO2层之间形成一个氧化硅(也可能是氧氮化硅)底部 接口层(BIL)，避免了铪带来的不利之处(阈值电压牵制和载流 子迁移率降低)。
《集成电路设计实践》指导书(精)
《集成电路设计实践》指导书一、设计目的与要求1、全面掌握《半导体集成电路》、《集成电路工艺原理》与《集成电路设计技术》等课程的内容,加深对 CMOS 集成电路的设计及其制造工艺的理解,学会利用专业理论知识,实现半定制集成电路设计。
2、学会利用 Tanner 软件完成给定功能的集成电路原理设计与特性模拟,按版图规则完成版图设计, 并确定相应的制造工艺流程; 掌握版图布局规划、单元设计和布线规划的知识。
3、培养学生独立分析和设计的在综合实践能力。
4、培养学生的创新意识、严肃认真的治学态度和求真务实的工作作风。
二、设计任务要求根据给定集成电路的功能要求, 确定设计方法和电路基本单元类型, 完成逻辑电路原理设计,模拟分析电路特性,根据版图规则完成光刻版图设计,确定工艺流程,完成版图参数提取与 LVS 分析。
具体设计任务详见《集成电路设计实践任务书》。
三、基本格式规范要求1、设计报告可采用统一规范的稿纸书写,也可以用 16k 纸按照撰写规范单面打印,并装订成册(顶部装订。
内容包括:1 封面(包括题目、院系、专业班级、学生学号、学生姓名、指导教师姓名、职称、起止时间等2 报告正文(即设计过程说明书2、封面格式(第一页2、正文格式 *版图信息表格电路单元类型晶体管数目版图尺寸(不含 PAD版图尺寸(含 PAD设计结构 (层次化 or Flatten备注四、考核考核方法与评分标准按以下三个方面要求 (评分标准按 5分制或百分制记, 总分 5分制 : 1、设计报告(30分 ,分值分布参考如下:1 电路设计方案 (5分2 电路特性仿真及分析(5分3 版图布局及单元设计、工艺流程图(15分 ;4 总结、设计汇总(5分。
2、验收答辩、特性模拟结果、版图检查与回答问题(60分。
3、平时考勤和答疑时的提问情况(10分。
附录:一、0.35μm CMOS工艺版图设计规则说明Tanner 软件使用简介 Tanner 软件含 Ledit 版图编辑工具、Sedit 原理图编辑工具和 Tspice 电路特性模拟工具，LVS 版图原理图验证工具和版图参数提取工具都在 Ledit 文件夹中。
清华大学电路原理于版课件5
i11 R1 i + a1 – R2 ib1 R3
i12 R1 ia2 R2 + ib2 – R3
i13 R1 ia3 R2 R3 ib3 + –
uS1和uS2不作用
us1
uS2和uS3不作用
us2
us3
uS1和uS3不作用
R11ia1+R12ib1=us1 R21ia1+R22ib1=0
us 1 R12 0 R22 ia 1 R11 R12 R21 R22 R22 us 1 Δ
10V
–
Us'= -10 I1'+U1' = -101+41= -6V
Principles of Electric Circuits Lecture 5 Tsinghua University 2012
I1 6 + 10V – I1' + 10V – 6 4
+
10 I1
– + 4A
I1''
i
i '=1A
2
13A
1
5A
1
2A
+ 2V –
设 i'= 1A
i us ' i ' us
us 51 i ' i ' 1 1. 5 A us 34
Principles of Electric Circuits Lecture 5 Tsinghua University 2012
讨论
i a
＋ 负电阻
u 开路
正电阻 电压源
N
i
b－
？
0 电流源 电流源
清华大学李福乐老师集成电路设计SARADC
OR： CLt = 2L − k ⋅ Ca
Cu
k Cu
两段结构的线性化设计
相邻跨段bit 的权重满足 2倍关系
Ca = k ⋅ CLt Cu 2L − k Cu
( ) CLt ≥ 2L −1 Cu
Ca ≥ 1 Cu Ca > k Cu
k =1 k >1
从电容匹配角度出发，我们总是希望Ca、Cd、CLt由整数个Cu构成，由此， 我们的一个设计任务是，在M,L,k确定的情况下，确定Ca, Cd, CLt的值， 使得它们满足ADC线性要求，同时为Cu的整数倍：
σ (INLh ) =
整个转换器的INL定义：
[ ] INL
=
max
INL1,
INL2 ,L,
INL 2
N
−1
h σ (Cu )
Cu
zINL只取决于电容面积，而与是否分段、是否采用温度码控制无关； zINL通常是电容面积优化的主要限制因素
INL的分布很复杂，但其满足预定指标的概率一定对应于σ(Cu)/Cu 的值，可以用数值分析的方法求出它们之间的关系，用于实际设计
CIt = 2M kCu
Cd1 = kCu
结论：
1）ADC的增益误差只取决于总采样电容与接到参考的总电容之比， MSB段接地的Cd1或寄生不会改变ADC增益误差； 2）通常在MSB段增加Cd1=kCu，且令Cd1对输入采样，这样可使得 LSB段不参与输入采样，降低ADC输入电容，且不会导致增益误差
寄生电容分析
OR： CLt = 2L − k ⋅ Ca
Cu
k Cu
思路：利用二段设计结论，先分两段设计，再对高位段分两段设计
以一个10bit CDAC为例，采用4‐4‐2分段结构：
《集成电路设计》课件
通过随机抽样和概率统计的方法，模 拟系统或产品的失效过程，评估其可 靠性。
可靠性分析流程
确定分析目标
明确可靠性分析的目 的和要求，确定分析 的对象和范围。
进行需求分析
分析系统或产品的使 用环境和条件，确定 影响可靠性的因素和 条件。
进行失效分析
分析系统或产品中可 能出现的失效模式和 原因，确定失效对系 统性能和功能的影响 。
DRC/LVS验证
DRC/LVS验证概述
DRC/LVS验证是物理验证中的两个重要步骤，用于检查设计的物 理实现是否符合设计规则和电路图的要求。
DRC验证
DRC验证是对设计的物理实现进行规则检查的过程，以确保设计的 几何尺寸、线条宽度、间距等参数符合设计规则的要求。
LVS验证
LVS验证是检查设计的物理实现与电路图一致性的过程，以确保设 计的逻辑功能在物理实现中得到正确实现。
版图设计流程
确定设计规格
明确设计目标、性能指标和制造工艺要求 。
导出掩模版
将最终的版图导出为掩模版，用于集成电 路制造。
电路设计和模拟
进行电路设计和仿真，以验证电路功能和 性能。
物理验证和修改
进行DRC、LVS等物理验证，根据结果进 行版图修改和完善。
版图绘制
将电路设计转换为版图，使用专业软件进 行绘制。
集成电路设计工具
电路仿真工具
用于电路设计和仿真的软件， 如Cadence、Synopsys等。
版图编辑工具
用于绘制版图的软件，如Laker 、Virtuoso等。
物理验证工具
用于验证版图设计的正确性和 可靠性的软件，如DRC、LVS等 。
可靠性分析工具
用于进行可靠性分析和测试的 软件，如EERecalculator、 Calibre等。
《集成电路设计》课件
本课程将详细介绍集成电路设计的全过程及其重要性，并深入探讨了现代集 成电路设计中使用的常见工具、案例和技术趋势。
课程介绍
什么是集成电路设计
集成电路设计是指将多个电子元件（如晶体管、电阻和电容）集成在一颗芯片上的过程。
集成电路的应用领域
集成电路广泛应用于计算机、通信、消费电子等领域，为现代科技的发展提供了重要支持。
电路功能仿真与验证
使用仿真工具验证电路的功能和性能， 优化电路设计，确保其符合预期。
电路版图绘制
完成电路的版图设计，包括引脚、连线、 电路层等
如LTspice、Cadence等，用于 电路的仿真和性能验证。
物理布局软件
如Cadence Virtuoso、 Synopsys IC Compiler等，用于 电路的布局和版图设计。
仿真验证工具
如ModelSim、VCS等，用于验 证电路功能和时序正确性。
案例分析
1 典型的集成电路设计案例
例如CPU芯片、无线通信芯片和图像处理器等，它们都使用了复杂的集成电路设计技术。
2 设计难点和解决方案
针对不同案例的设计难点，介绍了相应的解决方案和创新技术。
技术发展趋势
当前集成电路设计的热点
如AI芯片、边缘计算芯片和物联网芯片等，都是当 前研究和发展的热点。
未来发展方向
包括更小尺寸、更低功耗、更高性能和更强功能的 集成电路设计趋势。
总结
集成电路设计的重要性
良好的集成电路设计可以提高系统性能、降低功耗和成本，推动技术进步和产业发展。
集成电路设计流程
1
电路原理设计
2
基于需求分析，设计电路的逻辑结构和
功能，并进行逻辑仿真和验证。
清华大学 数字大规模集成电路-麦宋平L01_引论_925602736
从4004到Pentium IV ，30年
工艺：10微米－0.18微米，1/50 集成度： 集成度 2 300－40 000 000，2万倍 倍 主频：740KHz－1.5GHz，2千倍
CMOS逻辑
33
2. 历史回顾：总结 机械电子管（真空管）双极晶体管 MOS集成电路CMOS集成电路 …… 集成电路：三四十年间成千上万倍的增长 集成电路 三四十年间成千上万倍的增长 改变人类的生活：计算、通讯、消费类电子 、金融、家电、交通、农业、医疗 金融 家电 交通 农业 医疗……
数字电路
14
2. 概述：数字信号和运算
数的抽象表示（符号）：二进制序列 0/1 符号的数值用电学物理量的状态表示 数值的运算以布尔运算为基础 物理量（通常为电平） 二进制值 VH(=VDD) VL（=0） 1 0 逻辑值 true false
15
2. 概述：数字IC的设计流程
前端设计
现在集成电路已进入吉规模时代
2005年： 年 ~1,000,000,000晶体管/芯片 （来源：SIA 2006年度报告）
13
2. 概述：数字电路 vs. 模拟电路
模拟电路
处理连续性电信号（电压、电流）的电路 处理连续性电信号（电压 电流）的电路 典型应用：放大电路、振荡电路、线性运算电路 （加法 减法 乘法 除法 微分和积分电路）等 （加法、减法、乘法、除法、微分和积分电路）等 电路器件处于连续变化的状态 处理不连续（定量化）电信号的电路 典型应用：寄存器、数字加法器、数字乘法器等 电路器件处于开启和关闭两种状态
行为设计 体系结构设计 结构设计 前端与后端之间没有严格界线 前端与后端 间没有严格界线
清华大学 集成电路设计实践 ic1-background
集成电路的进展内容简介 集成电路的应用领域 集成电路的制造过程 制 从CPU的发展看IC的进展 从行业的发展看IC C的进展 从ISSCC SSCC看IC C的发展方向2010-3-2清华大学微电子学研究所2集成电路的应用领域Communications Computer & Storage gWireless Cellular Basestations Wireless LANNetworking Switches RoutersWireline Optical Metro AccessComputer Servers Mainframe WorkstationsStorage RAID SANOffice AutomationCopiers Printers MFPConsumerIndustrialEntertainment Broadband Audio/Video Video DisplayBroadcast Studio Satellite BroadcastingInstrumentation st u e tat o Medical Test Equipment ManufacturingSecurity/ Energy M E Mgmt. tAuto Navigation EntertainmentMilitary ta y Secure Comm. Radar Guidance & ControlCard Readers Control Systems ATM3中国大陆地区2008 年集成电路设计产 业的有关情况根据商务部统计信息： 2007年集成电路及微电子组件进口金 额高达1277亿美元；是原油进口额的1.6 倍2008年1－10月 集成电路进口：1119亿美元 集成电路进 成品油：278亿美元 原油：1167亿美元 特殊时间：石油价格飞涨2008年大陆地区集成电路设计全行 业销售总额为345亿元，同比增长 23.5%需求大、本地企业小、不断发展集成电路的制造过程-晶圆Single dieWafer6” (15cm) 17000 mm2 8” (20cm) 31000 mm2 12” (30cm) 70000 mm2From 2010-3-2 清华大学微电子学研究所 5集成电路的制造过程-封装Wire BondingSubstrate Die PadLead Frame2010-3-2清华大学微电子学研究所6集成电路的制造过程-芯片2010-3-2清华大学微电子学研究所7集成电路的制造过程-成本 NRE（NonRecurring Engineering） Cost is Increasing0.35um 40k$ 0.25um 80k$ 0.18um 160K$ 0.13um 250K$ 90nm 900K$2010-3-2 清华大学微电子学研究所 8内容简介 集成电路的应用领域 集成电路的制造过程 从CPU的发展看IC的进展 从行业的发展看IC的进展 从ISSCC看IC的发展方向2010-3-2清华大学微电子学研究所9摩尔定律Intel的创始人戈登摩尔(Gordon Moore) •“集成电路所包含的晶体管每18个月就会翻一番” 个月就会翻 番”2010-3-2清华大学微电子学研究所10PDP1(1960)PDP-1(1960)The PDP-1 sold for $120,000.MIT wrote the firstvideo game, Spaceg pWar! for it.A total of 50 wereA total of50werebuilt.INTEL CPUINTEL CPU的发展i4004 1971年11月15日，成立3年的Intel公司推出了世界上第一个微处理器（4004CPU），4位微处理器，10微米的工艺，16针DIP封装，尺寸为3*4mm，共有2300个晶体工艺封装尺寸为3*4共有管，工作频率为108KHz，每秒运算6万次。
集成电路设计.pptx
MOS管有源电阻器
IDS I
I
VGS V VTP
DI
O
S
+
G+
G
V -
V-
O
I
S
D
VTN V VGS
IDS
(a)
(b)
MOS有源电阻及其I-V曲线
第23页/共66页
晶体管有源寄生电阻
双极晶体管集电区电阻 集成电路中集电区电阻Rc要比分立管的大。Rc的增大 会影响高频特性和开关性能。
第2页/共66页
Tox
N+
P
sio2
金 属
NP金s+io属2
纵向结构
横向结构
MOS 电容电容量
Cox=
Aε0 εsio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。
集成电路中要制作一个30 pF的MOS电容器， 所用面积相当于25个晶体管的面积。
第3页/共66页
MOS电容 N+
SiO2 P+
AL
N+ N-epi
P-SUB
Al P+
第4页/共66页
❖ PN结电容 在PN结反偏时的势垒电容构成的电容器
❖ PN结电容与 MOS电容的数量级相当。
+
-
N+
P
N
外
P衬
第39页/共66页
第40页/共66页
CMOS反 相器工作 原理
输入端高电平时：
《集成电路设计实践》第六讲
第六讲Virtuoso Layout EditorLVS verification李福乐lifule@Outline•版图编辑–Contacts的定义和使用–层操作–Pcell的安装和使用–Multipart paths的定义和应用•版图验证–DRACULA LVSContacts的定义和使用Contacts++=poly1contact metal1p1到m1的连接++=metal1via metal2m1到m2的连接Contacts++=>++=>++=>poly1contact metal1metal1via metal2active contact metal1p2com1m2nsdcopsdcoContactsContacts symContactDevice(; (name viaLayer viaPurpose layer1 purpose1 layer2 purpose2 ; w l (row column xPitch yPitch xBias yBias) encByLayer1 ; encByLayer2 legalRegion)(m1m2 via1 drawing metal1 drawing metal2 drawing0.7 0.7 (1 1 1.5 1.5 center center) 0.4 0.4 _NA_)(nsdco contact drawing metal1 drawing active drawing0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_)(psdco contact drawing metal1 drawing active drawing0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_)(p2co contact drawing metal1 drawing poly1 drawing0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_))最后ok Contacts层操作层操作12345m2m1p112active 层操作1: active GROWBY 0.6 = pimp2: active GROWBY 0.6 = nimp例：注入区最后由active 统一扩展而成，而不用在版图设计中一一编辑12Pcell的安装和使用安装Pcell在CIW（命令注释窗口）输入以下内容：setSkillPath(cons(prependInstallPath(“samples/ ROD/rodPcells”) getSkillPath()))load(“install/spcLoadInstall.il”)spcInstall()注意大小写不要弄错！快捷方法：选中并ctrl+c，然后在CIW中点击中键，就可以把复制的内容粘贴过去，最后回车下一步，ok则终止安装Welcome Window继续前阅读这部分内容第一步：选择要安装的Devices这里只选择了最常用的nmos/pmos，你也可以同时选上其他选项，大家可回去练习第二步：选择目标库一般将Pcell安装在工艺库中，供所有设计库共用第三步：定义所用到的层自动弹出层定义窗口Required: 必须指定Optional: 可不指定安装Pcell第四步：确定设计规则自动弹出规则定义窗口，根据设计规则分别设定各项值，然后按OK，在第四步窗口按next第五步：直接点击next第六步：提示找到安装devices所需的文件，直接点击next第七步：依照默认选项，直接点击next第八步：把上面定义的内容存入工艺文件最后按OK完成安装！版图编辑，按i键使用Pcell增加的Pcells使用Pcell 利用Pcell生成W=5u; L=0.6u M=2 的PMOS管使用Flatten过程：选中要flatten的devices -> Edit -> Hierarchy -> Flatten…：Flatten & adjustMultipart paths的定义和应用Multipart pathsmetal1Master pathpimpactivecontactSub pathsGuardring按F3Multipart pathsMultipart pathsMultipart pathsMultipart pathsMultipart pathsTemplate里增加了pguradringMultipart pathsName: pguardring改为nguardring在pguardring的基础上修改生成nguardringTemplate里增加了nguradringMultipart paths•除了定义guardring以外，multipart paths 还常用于定义以下结构：–Busses–Contact arrays–transistorsMultipart pathsSub parts MasterpathMaster path。
清华大学2012年集成电路设计实践课程课件
1.教师向学生提供设计规则、版图要求、报告格式要求介绍必要的版图知识设计方法第1～9周格式要求；介绍必要的版图知识、设计方法及工具；有关测试、封装及注意事项；设计题目介绍等。
2．学生选题与分组3.完成可测性电路设计方案及版图设计总体方案（包括关键电路的处理、管脚安排、PAD 要求、测试点、测试方法等）第六周与老师讨论前端设计通过后方可进第六周与老师讨论前端设计，通过后方可进行版图设计!第6～14周：1.版图设计。
（提交版图文件、电路图文件、仿真文件、LVS检测结果文件）–上机实验课8学时（设计工具使用）第2~9周分两批于东主楼微电子所机房–版图设计（第6～14周）2.版图检查与修改（第15周）！！3．验收版图（第16周）！！1版图数据处理（教师）第15周－16周（+暑假）．版图数据处理（教师）2．整理设计文档（学生）第16周（or 暑假）1.版图外送制版和加工（教师）2.准备封装管壳（教师）3.联系封装厂（教师）4.收集整理封装图（教师）2. 熟悉测试环境，做好测试准备（学生）第三、四周样片测试（学生）第五、六周按要求完成总结报告（学生）按要求完成总结报告学生）•课程设计汇报会一、课程简介（续）、课程简介（续）本科电子线路课程基本电路理论集成电路课程设计版图, 设计工具高等模拟电路集成电路设计实践集成电路设计集成路设计实践全流程的设计训练一、课程简介（续） 参考教材和讲义： (1) Willy M.C. Sansen,ANALOG DESIGN ESSENTIALS (2) Behzad Razavi,Design of Analog CMOS Integrated Circuits UC, LA (3) 李福乐《集成电路课程设计课件》11一、课程简介（续） 工艺 0.5μm，双层多晶，三层金属， 混合信号CMOS工艺 (无锡华晶上华半导体有限公司)12一、课程简介（续） 设计环境1．软件：Cadence；Spectre; MATLAB 2．上机地点：东主楼1楼微电子所教学机房或校园网内远程登陆。
集成电路设计技术与工具详解PPT课件
3mA ≤ IDD ≤ 7mA
1.5mA ≤ IDD ≤ 6mA
选。。 两个输出端口间接8负载
4mA ≤ IDD ≤ 10mA
4mA ≤ IDD ≤ 10mA
2mA≤ IDD ≤ 8mA
第19页/共84页
12.3.5 模拟集成电路测试实例 • （2）设计测试电路板
要测量上述6组静态电流数据需要有可变的电源电压VDD和两种不同
• 下面首先以一种低频功率放大器的静态工作电流测试为例，较为详细地说明模拟集成电路自动测试的基本 过程，然后简要介绍输出功率、总谐波失真和电源抑制比的测试方法。
第18页/共84页
12.3.5 模拟集成电路测试实例
• 1）静态工作电流测试
• （1）分析测试要求
无论哪一种测试，首先要分析电路的具体测试要求。
• 接触和调整部分用来装配和调整探针、探针阵列或探头，通过装配部分来固定探针卡，再利用调整部分来 手动粗调以保持探针分布与晶圆上的芯片焊盘分布一致。
第6页/共84页
12.2.1 芯片在晶圆测试的连接方法
• 显微镜也包括一个位置调整装置，以便对待测芯片进行聚焦，操作人员利用显微镜来细微的调整晶圆上芯 片焊盘与探针的相对位置，以便能使焊盘与探针接触。
的负载条件。
这样当继电开关K1断开时，实现了无负载测试条件；当继电开关K1 合上，同时继电开关K2指向右侧时，则对应着两个输出端口P5和P6间 接8负载的测试条件。
第20页/共84页
12.3.5 模拟集成电路测试实例
• （3）编写测试程序 测试程序一般都采用VC（或VC＋＋）高级语言实现。测试程序是根据测试要求和测试方法进行编写 的。 电路的静态工作电流测试方法是：电路控制端口P1接电源电压使电路处于正常工作状态，输入端口P4 接地（无输入信号），电源端口P3接直流电压，该端口的电流就是要求测量的低频功率放大器静态工 作电流。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1.教师向学生提供设计规则、版图要求、报告格式要求介绍必要的版图知识设计方法第1～9周
格式要求；介绍必要的版图知识、设计方法及工具；有关测试、封装及注意事项；设计题目介绍等。
2．学生选题与分组
3.完成可测性电路设计方案及版图设计总体方案（包括关键电路的处理、管脚安排、PAD 要求、测试点、测试方法等）
第六周与老师讨论前端设计通过后方可进第六周与老师讨论前端设计，通过后方可进行版图设计!
第6～14周：
1.版图设计。
（提交版图文件、电路图文件、仿真文件、LVS检测结果文件）
–上机实验课8学时（设计工具使用）第
2~9周分两批于东主楼微电子所机房
–版图设计（第6～14周）
2.版图检查与修改（第15周）！！
3．验收版图（第16周）！！
1版图数据处理（教师）
第15周－16周（+暑假）
．版图数据处理（教师）2．整理设计文档（学生）第16周（or 暑假）
1.版图外送制版和加工（教师）
2.准备封装管壳（教师）
3.联系封装厂（教师）
4.收集整理封装图（教师）
2. 熟悉测试环境，做好测试准备（学生）第三、四周
样片测试（学生）
第五、六周
按要求完成总结报告（学生）
按要求完成总结报告学生）
•课程设计汇报会
一、课程简介（续）、课程简介（续）
本科电子线路课程
基本电路理论集成电路课程设计版图, 设计工具高等模拟电路
集成电路设计实践集成电路设计
集成路设计实践
全流程的设计训练
一、课程简介（续）
参考教材和讲义： (1) Willy M.C. Sansen,
ANALOG DESIGN ESSENTIALS (2) Behzad Razavi,
Design of Analog CMOS Integrated Circuits UC, LA (3) 李福乐《集成电路课程设计课件》
11
一、课程简介（续）
工艺 0.5μm，双层多晶，三层金属， 混合信号CMOS工艺 (无锡华晶上华半导体有限公司)
12
一、课程简介（续）
设计环境
1．软件：Cadence；Spectre; MATLAB 2．上机地点：东主楼1楼微电子所教学机房
或校园网内远程登陆。
3．上机辅导答疑时间：周二19~21点
(2～14周)
13
一、课程简介（续）
• 总结报告要求
第一部分： 摘要 （中、英文） 300字 包括设计的内容、预期目的、主要电路结构、测试
结果等。
第二部分：电路设计部分
设计目标、background、设计方案、电路结构及参 数设计、电路仿真情况。
附：系统框图、电路原理图、仿真结果。
第三部分：版图设计部分
版图设计的各部分考虑，采取的措施。
附：版图、核心电路尺寸。
14
一、课程简介（续）
• 总结报告要求（续）
第四部分：测试部分 测试方案、测试仪器、测试结果及分析。
附：测试原理图、测试数据、分析曲线等。
第五部分：结论 设计实现情况，成功与失败情况分析，改进设想。
通过本课程的训练有何收获，对本课程有什么意 见及建议。
15
成绩评定
• 题目本身难度与工作量: 20% • 完成质量: 50% • 答辩表现: 10% • 总结报告: 10% • 平时成绩: 10%
– 中期检查, 实验等
• 选题, 设计, 流片, 答辩, 总结报告等缺一不 可, 否则不给成绩
16
（2000年）
• 硅片直径：6 英寸 • 加工工艺：
– 0.8μm – 标准CMOS – 双层多晶 – 双层金属
多芯片个数：25 总 面 积：
18.9 mm × 8.36 mm
17
芯片详图（2000年）
• 多芯片个数：25 • 总 面 积：18.9 mm × 8.36 mm
18
（2001年）
• 硅片直径：6 英寸 • 加工工艺：
– 0.8μm – 标准CMOS – 双层多晶 – 双层金属
多芯片个数：24 总 面 积：
18.0 mm × 18.0 mm （比2000年增加一倍）
19
封装后的芯片
• 封装种类： 2000年：20种 2001年：32种
• 每种封装数： 2000年：8个 2001年：5个
• 封装总数： 2000年：160个 2001年：160个
20
40%成
功
部分测试
成功不成
功芯片设计成功要素: 耐心+ 细心
+
70%%
成功测试不
成功
23%29%部分成功48%
+芯片设计成功要素: 耐心+ 细心
成
功
测试
部分不成功
成功
50%
在课程上投入严重不足
但拼完后没仔细做
+
芯片设计成功要素: 努力+合作+耐心+ 细心
芯片设计成功要素: 努力+合作+耐心+ 细心
强调:
禁止设计抄袭, 报
告抄袭, 捏造实验
数据等作弊行为,
一旦发现, 记0分,
并上报教务
Ref: Boris Murmann, Stanford University
要提高设计质量，必
须要熟悉所用的工艺
艺，请定阅读
CSMC 0.5um工艺，请一定阅读
st02_reference_manual.pdf，已上传到网络学堂。