计算机组成原理---第4章 主存储器
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主存（内存） 辅存（外存）
2
1、主存和高速缓存之间的关系
Cache引入 为解决cpu和主存之间的速度差距,提高整机的运算速
度,在cpu和主存之间插入的由高速电子器件组成的容量不 大,但速度很高的存储器作为缓冲区。 Cache特点
存取速度快，容量小，存储控制和管理由硬件实现。 Cache工作原理
在较短时间内由程序产生的地址往往集中在存储器逻 辑地址空间的很小范围内。（指令分布的连续性和循环程 序及子程序的多次执行：程序访问的局部性）
4.1 存储器和存储系统
存储器： 存放计算机程序和数据的设备
存储系统： 包括存储器以及管理存储器的软硬件和相
应的设备
1
存储系统的层次结构
根据各种存储器的存 储容量、存取速度和价格 比的不同，将它们按照一 定的体系结构组织起来， 使所放的程序和数据按照 一定的层次分布在各种存 储器中。
wenku.baidu.com
CPU CACHE
按在计算机中的层次作用分 主存储器、辅助存储器、高速缓冲存储器。
5
4.3 存储器的主要技术指标
存储容量： 存放信息的总数，通常以字节 Byte)为单位B、KB、MB、
GB、TB。 存储周期：
CPU连续两次访问存储器所需要的最短时间间隔。 最大存取时间:
是存储器从接到寻找存储单元的地址码开始,到读出或存 入数据为止所需的时间。 存储器的价格：
14
单译码存储结构 （64*8位）
X0
A0
X 地
址
译
码 X63
A5
器
0,0
63，0
0,7
63，7
R/W CE
三态双向缓冲存储器
D0
D7
15
双译码存储结构
16
4.5.3 半导体随机存储器
●静态随机存储器SRAM ●动态随机存储器DRAM
17
1. 静态RAM的工作原理
Vcc
Q3
Q4
选择线 Q5 Q1
通常以每位价格P来衡量。 其他：
可靠性、存储密度、信息存储的长期性、功耗(分操作功 耗和维持功耗)、物理尺寸(集成度)。
6
4.4 主存储器的基本操作
CPU通过AR（地址寄存器）、DR（数据寄存器）和总线与 主存进行数据传送。为了从存储器中取一个信息字，CPU必须 指定存储器字地址并进行“读”操作，同时等待从主存储器发 来的回答信号通知CPU读操作完成、主存储器通过ready线做出 回答，若ready信号为“1’，说明存储字的内容已经读出，并 放在数据总线上，送入DR、这时“取”数操作完成。
用的程序和数据存放在辅存，辅存只与主存进行数据 交换。
4
4.2 存储器的类型和特点
按存储介质分 半导体存储器、磁表面存储器、光存储器
按读写性质分 随机读写存储器（RAM） 静态存储器（SRAM）；动态存储器（DRAM）。 它们存储的内容断电则消失故称为易失性存储器。 只读存储器（ROM） 掩膜型ROM，EPROM，EEPROM。 其内容断电也不消失故称为非易失性存储器。
控制信号
控制电路
K
地
位 地 址 总
M
址 .存
A
译 .储
R
码 .体
器
读 写 电 路
线
N
M
位
D
数
R
据
总
线
21
4.8.1 存储器容量的扩展
1、位扩展
地
址
线 A21
22 条
A0
数 D7
据。
线
8 条
。 D0
·
I/O
4M1 I/O I/O
CS I/O R/W
22
2、字扩展
A20
为了“存”一个字到主存，CPU先将信息在主存中的地址 经AR送地址总线，并将信息字送DR、同时发出‘写’命令。此 后，CPU等待写操作完成信号。主存储器从数据总线接收到信 息字并按地址总线指定的地址存储，然后经ready控制线发回 存储器操作完成信号、这时‘存’数操作完成。
7
CPU
MAR K位
MDR N位
数据分布不如指令明显，但对数组的访问及工作单元 的选择可使存储地址相对集中。
3
2、主存与辅存之间的关系
主存(半导体)： 优:速度快 缺:容量受限,单位成本高,断电丢失信息
辅存(光盘,磁盘) : 优:容量大,信息长久保存,单位成本低 缺:存取速度慢
数据存储： CPU正在运行的程序和数据存放在主存，暂时不
缺点：
是需要多个芯片组合工作。适合 动态RAM和大容量静态RAM。
1022
1023
位结构
13
3、地址译码器
功能: 接收系统总线传来的地址信号，产生地址译码信号后，选
中存储矩阵中的某个或几个基本存储单元。 分类：
单译码、双译码。 单译码方式适合小容量的存储器。 例如：地址线12根，对应4096状态，需4096译码线。 双译码方式适合大容量存储器(矩阵译码器）。分X、Y两 个方向的译码。 例如：地址线12根。X、Y方向各6根，4096状态，128根译 码线。
。 ROM分类:
掩膜ROM、PROM、EPROM、EEPROM。
9
4.5.2存储器的基本结构及各部分的功能
1、半导体存储器的基本组成
A0
A1
地
址
译
码
器
AF-1
存储矩阵
存储控制逻辑
R/W
CE
三
D0
态
D1
双
向
缓
冲
器 DW-1
CE
10
2、存储矩阵
一个基本单元电路只能存放一位二进制信息， 为保存大量信息，存储器中需要将许多基本单元电 路按一定的顺序排列成阵列形式，这样的这列称为 存储矩阵。
AB RD WR DB
Ready
存储器 2K字
（N位/字）
8
4.5 半导体存储器
4.5.1常用半导体存储器
RAM和ROM RAM组成结构器件分双极型和MOS型。 双极型：速度快、集成度低、功耗大、成本高。 MOS型:速度低，集成度高，功耗低，工艺简单。
RAM分类： SRAM、 FPRAM、EDORAM、SDRAM、SGRAM、DDRRAM、RDRAM
排列方式： ●字结构 ●位结构
11
字结构：
D7 D6
D0
同一芯片存放一个字
的多位(1024b=128B)。
0
优点：
1
选中某个单元,其包含 的各位信息可从同一芯片 读出。
缺点：
127
芯片外引线较多，成 本高。适合容量小的静态 RAM。
字结构
12
位结构：
1
同一芯片存放多个字的同一位。 2
优点：
3
芯片的外引线少。
I/O
Q6
Q2
18
I/O
2、单管动态RAM工作原理
行选择信号 Q C
刷新 放大器
列选择信号
数据输入/输出线
19
4.8 主存储器的组成与控制
主存储器： 计算机中存放当前正在执行的程序和其使用数据
的存储器。 存储器的地址：
对存储单元进行顺序编号。 地址空间：
地址长度所限定能访问的存储单元数目。
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主存储器的基本组成与结构 １、主存储器的基本结构
2
1、主存和高速缓存之间的关系
Cache引入 为解决cpu和主存之间的速度差距,提高整机的运算速
度,在cpu和主存之间插入的由高速电子器件组成的容量不 大,但速度很高的存储器作为缓冲区。 Cache特点
存取速度快，容量小，存储控制和管理由硬件实现。 Cache工作原理
在较短时间内由程序产生的地址往往集中在存储器逻 辑地址空间的很小范围内。（指令分布的连续性和循环程 序及子程序的多次执行：程序访问的局部性）
4.1 存储器和存储系统
存储器： 存放计算机程序和数据的设备
存储系统： 包括存储器以及管理存储器的软硬件和相
应的设备
1
存储系统的层次结构
根据各种存储器的存 储容量、存取速度和价格 比的不同，将它们按照一 定的体系结构组织起来， 使所放的程序和数据按照 一定的层次分布在各种存 储器中。
wenku.baidu.com
CPU CACHE
按在计算机中的层次作用分 主存储器、辅助存储器、高速缓冲存储器。
5
4.3 存储器的主要技术指标
存储容量： 存放信息的总数，通常以字节 Byte)为单位B、KB、MB、
GB、TB。 存储周期：
CPU连续两次访问存储器所需要的最短时间间隔。 最大存取时间:
是存储器从接到寻找存储单元的地址码开始,到读出或存 入数据为止所需的时间。 存储器的价格：
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单译码存储结构 （64*8位）
X0
A0
X 地
址
译
码 X63
A5
器
0,0
63，0
0,7
63，7
R/W CE
三态双向缓冲存储器
D0
D7
15
双译码存储结构
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4.5.3 半导体随机存储器
●静态随机存储器SRAM ●动态随机存储器DRAM
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1. 静态RAM的工作原理
Vcc
Q3
Q4
选择线 Q5 Q1
通常以每位价格P来衡量。 其他：
可靠性、存储密度、信息存储的长期性、功耗(分操作功 耗和维持功耗)、物理尺寸(集成度)。
6
4.4 主存储器的基本操作
CPU通过AR（地址寄存器）、DR（数据寄存器）和总线与 主存进行数据传送。为了从存储器中取一个信息字，CPU必须 指定存储器字地址并进行“读”操作，同时等待从主存储器发 来的回答信号通知CPU读操作完成、主存储器通过ready线做出 回答，若ready信号为“1’，说明存储字的内容已经读出，并 放在数据总线上，送入DR、这时“取”数操作完成。
用的程序和数据存放在辅存，辅存只与主存进行数据 交换。
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4.2 存储器的类型和特点
按存储介质分 半导体存储器、磁表面存储器、光存储器
按读写性质分 随机读写存储器（RAM） 静态存储器（SRAM）；动态存储器（DRAM）。 它们存储的内容断电则消失故称为易失性存储器。 只读存储器（ROM） 掩膜型ROM，EPROM，EEPROM。 其内容断电也不消失故称为非易失性存储器。
控制信号
控制电路
K
地
位 地 址 总
M
址 .存
A
译 .储
R
码 .体
器
读 写 电 路
线
N
M
位
D
数
R
据
总
线
21
4.8.1 存储器容量的扩展
1、位扩展
地
址
线 A21
22 条
A0
数 D7
据。
线
8 条
。 D0
·
I/O
4M1 I/O I/O
CS I/O R/W
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2、字扩展
A20
为了“存”一个字到主存，CPU先将信息在主存中的地址 经AR送地址总线，并将信息字送DR、同时发出‘写’命令。此 后，CPU等待写操作完成信号。主存储器从数据总线接收到信 息字并按地址总线指定的地址存储，然后经ready控制线发回 存储器操作完成信号、这时‘存’数操作完成。
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CPU
MAR K位
MDR N位
数据分布不如指令明显，但对数组的访问及工作单元 的选择可使存储地址相对集中。
3
2、主存与辅存之间的关系
主存(半导体)： 优:速度快 缺:容量受限,单位成本高,断电丢失信息
辅存(光盘,磁盘) : 优:容量大,信息长久保存,单位成本低 缺:存取速度慢
数据存储： CPU正在运行的程序和数据存放在主存，暂时不
缺点：
是需要多个芯片组合工作。适合 动态RAM和大容量静态RAM。
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位结构
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3、地址译码器
功能: 接收系统总线传来的地址信号，产生地址译码信号后，选
中存储矩阵中的某个或几个基本存储单元。 分类：
单译码、双译码。 单译码方式适合小容量的存储器。 例如：地址线12根，对应4096状态，需4096译码线。 双译码方式适合大容量存储器(矩阵译码器）。分X、Y两 个方向的译码。 例如：地址线12根。X、Y方向各6根，4096状态，128根译 码线。
。 ROM分类:
掩膜ROM、PROM、EPROM、EEPROM。
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4.5.2存储器的基本结构及各部分的功能
1、半导体存储器的基本组成
A0
A1
地
址
译
码
器
AF-1
存储矩阵
存储控制逻辑
R/W
CE
三
D0
态
D1
双
向
缓
冲
器 DW-1
CE
10
2、存储矩阵
一个基本单元电路只能存放一位二进制信息， 为保存大量信息，存储器中需要将许多基本单元电 路按一定的顺序排列成阵列形式，这样的这列称为 存储矩阵。
AB RD WR DB
Ready
存储器 2K字
（N位/字）
8
4.5 半导体存储器
4.5.1常用半导体存储器
RAM和ROM RAM组成结构器件分双极型和MOS型。 双极型：速度快、集成度低、功耗大、成本高。 MOS型:速度低，集成度高，功耗低，工艺简单。
RAM分类： SRAM、 FPRAM、EDORAM、SDRAM、SGRAM、DDRRAM、RDRAM
排列方式： ●字结构 ●位结构
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字结构：
D7 D6
D0
同一芯片存放一个字
的多位(1024b=128B)。
0
优点：
1
选中某个单元,其包含 的各位信息可从同一芯片 读出。
缺点：
127
芯片外引线较多，成 本高。适合容量小的静态 RAM。
字结构
12
位结构：
1
同一芯片存放多个字的同一位。 2
优点：
3
芯片的外引线少。
I/O
Q6
Q2
18
I/O
2、单管动态RAM工作原理
行选择信号 Q C
刷新 放大器
列选择信号
数据输入/输出线
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4.8 主存储器的组成与控制
主存储器： 计算机中存放当前正在执行的程序和其使用数据
的存储器。 存储器的地址：
对存储单元进行顺序编号。 地址空间：
地址长度所限定能访问的存储单元数目。
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主存储器的基本组成与结构 １、主存储器的基本结构