基于DSP 和FPGA 双CPU 架构的导航微机系统

第４１卷第３期应㊀㊀㊀用㊀㊀㊀科㊀㊀㊀技Ｖｏｌ．４１ɴ．３２０１４年６月ＡｐｐｌｉｅｄＳｃｉｅｎｃｅａｎｄＴｅｃｈｎｏｌｏｇｙＪｕｎ．２０１４ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１００９⁃６７１Ｘ．２０１３０５０２５基于ＤＳＰ和ＦＰＧＡ双ＣＰＵ架构的导航微机系统高延滨，刘辉煜，何昆鹏，张兴智哈尔滨工程大学自动化学院，黑龙江哈尔滨１５０００１摘㊀要：为了满足惯性系统的小型化发展，设计了一种体积小㊁功耗低㊁价位低的高性能导航微机系统㊂此导航微机系统由ＴＩ公司数字信号处理器芯片ＴＭＳ３２０Ｃ６７２６和Ａｌｔｅｒａ公司的ＦＰＧＡ芯片ＥＰ３Ｃ１０Ｅ１４４Ａ７两种ＣＰＵ组成，ＤＳＰ主要负责导航数据处理和算法运算，ＦＰＧＡ主要负责惯性测量单元（ＩＭＵ）的数据采集和接口控制㊂该微机系统充分利用了ＴＭＳ３２０Ｃ６７２６的运算速度快㊁浮点数据处理能力强和ＦＰＧＡ的ＳＯＰＣ技术的特点，通过ＶＨＤＬ语言编程实现双口ＲＡＭ接口完成双ＣＰＵ的快速数据通信㊂两种ＣＰＵ能分别发挥自身优势，协调地工作，提高了导航计算机的运行效率㊂关键词：导航微机系统；信号处理器；双ＣＰＵ；双口ＲＡＭ；捷联解算中图分类号：ＴＰ２７３．４㊀㊀㊀㊀㊀㊀文献标志码：Ａ㊀㊀㊀㊀㊀㊀文章编号：１００９⁃６７１Ｘ（２０１４）０３⁃００２３⁃０４ＴｈｅｄｅｓｉｇｎａｎｄｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆｎａｖｉｇａｔｉｏｎｃｏｍｐｕｔｅｒｗｉｔｈｄｕａｌＣＰＵｂａｓｅｄｏｎＤＳＰａｎｄＦＰＧＡｐｒｏｃｅｓｓｏｒＧＡＯＹａｎｂｉｎ，ＬＩＵＨｕｉｙｕ，ＨＥＫｕｎｐｅｎｇ，ＺＨＡＮＧＸｉｎｇｚｈｉＣｏｌｌｅｇｅｏｆＡｕｔｏｍａｔｉｏｎ，ＨａｒｂｉｎＥｎｇｉｎｅｅｒｉｎｇＵｎｉｖｅｒｓｉｔｙ，Ｈａｒｂｉｎ１５０００１，ＣｈｉｎａＡｂｓｔｒａｃｔ：Ｉｎｏｒｄｅｒｔｏｍｅｅｔｔｈｅｄｅｖｅｌｏｐｍｅｎｔｏｆｔｈｅｉｎｅｒｔｉａｌｓｙｓｔｅｍ，ａｎｅｗｋｉｎｄｏｆｎａｖｉｇａｔｉｏｎｃｏｍｐｕｔｅｒｗｉｔｈｔｈｅｃｈａｒ⁃ａｃｔｅｒｉｓｔｉｃｓｏｆｓｍａｌｌｓｉｚｅ，ｌｏｗｐｏｗｅｒ，ｌｏｗｃｏｓｔａｎｄｈｉｇｈｐｅｒｆｏｒｍａｎｃｅｗａｓｐｒｅｓｅｎｔｅｄｉｎｔｈｉｓｐａｐｅｒ．Ｔｈｅｎａｖｉｇａｔｉｏｎｃｏｍｐｕｔｅｒｓｙｓｔｅｍｉｓｍａｄｅｕｐｏｆｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏｃｅｓｓｏｒ（ＤＳＰ）ｃｈｉｐＴＭＳ３２０Ｃ６７２６ｆｒｏｍＴＩｃｏｍｐａｎｙａｎｄＦＰＧＡｃｈｉｐＥＰ３Ｃ１０Ｅ１４４Ａ７ｆｒｏｍＡｌｔｅｒａｃｏｍｐａｎｙ．ＤＳＰｉｓｍａｉｎｌｙｒｅｓｐｏｎｓｉｂｌｅｆｏｒｔｈｅｎａｖｉｇａｔｉｏｎｃａｌｃｕｌａｔｉｏｎａｎｄｄａｔａｐｒｏ⁃ｃｅｓｓｉｎｇ，ａｎｄＦＰＧＡｉｓｍａｉｎｌｙｒｅｓｐｏｎｓｉｂｌｅｆｏｒｉｎｅｒｔｉａｌｍｅａｓｕｒｅｍｅｎｔｕｎｉｔ（ＩＭＵ）ｄａｔａａｃｑｕｉｓｉｔｉｏｎａｎｄｉｎｔｅｒｆａｃｅｃｏｎ⁃ｔｒｏｌ．Ｔｈｅｍｉｃｒｏｃｏｍｐｕｔｅｒｓｙｓｔｅｍｔａｋｅｓａｄｖａｎｔａｇｅｓｏｆｆａｓｔｐｒｏｃｅｓｓｉｎｇｓｐｅｅｄａｎｄｓｔｒｏｎｇｆｌｏａｔｐｏｉｎｔｄａｔａｐｒｏｃｅｓｓｉｎｇｃａ⁃ｐａｂｉｌｉｔｙｏｆＴＭＳ３２０Ｃ６７２６ａｎｄＳＯＰＣｔｅｃｈｎｏｌｏｇｙｏｆＦＰＧＡ．Ｔｈｅｄｕａｌ⁃ＣＰＵｃａｎｑｕｉｃｋｌｙｔｒａｎｓｍｉｔｄａｔａｔｈｒｏｕｇｈｄｏｕｂｌｅ⁃ｐｏｒｔＲＡＭｗｈｉｃｈｉｓａｃｈｉｅｖｅｄｂｙＶＨＤＬｌａｎｇｕａｇｅ．Ｔｈｅｏｐｅｒａｔｉｎｇｅｆｆｉｃｉｅｎｃｙｏｆｔｈｅｎａｖｉｇａｔｉｏｎｃｏｍｐｕｔｅｒｉｓｉｍｐｒｏｖｅｄ．Ｋｅｙｗｏｒｄｓ：ｎａｖｉｇａｔｉｏｎｃｏｍｐｕｔｅｒ；ＤＳＰ；ｄｏｕｂｌｅＣＰＵ；ｄｕａｌ⁃ｐｏｒｔＲＡＭ；ｓｔｒａｐ⁃ｄｏｗｎａｌｇｏｒｉｔｈｍ收稿日期：２０１３⁃０５⁃３０．基金项目：国家自然科学基金资助项目（５１３０９０５９）．作者简介：高延滨（１９６３⁃），男，教授，博士生导师；刘辉煜（１９９０⁃），男，硕士研究生．通信作者：刘辉煜，Ｅ⁃ｍａｉｌ：ｌｉｕｈｕｉｙｕ４１５＠１６３．ｃｏｍ．㊀㊀随着捷联惯性导航技术的成熟及其在无人机上的应用，促使捷联惯性导航系统向低成本㊁小体积和低功耗方向发展㊂捷联式导航系统采集信号种类多，算法较复杂，因此导航计算机需要有丰富的接口和快速的数据处理能力㊂传统的导航计算机大多为专用计算机㊁通用计算机平台㊁嵌入式工控机（ＰＣ１０４）等，它们体积大㊁功耗大㊁价格高，不适用于小型制导场合［１］㊂近年来，随着各种嵌入式处理器的发展，出现了运算能力强大的数字信号处理器和可编程的逻辑器件㊂数字信号处理器（ＤＳＰ）是专为高速数据处理而设计的微处理器，其改进的哈佛结构㊁先进的多地址／数据总线和多级流水线机制㊁专用的硬件乘法器和高效的指令集使芯片的指令周期降到１０ｎｓ以下；先进的制造工艺使其功耗仅有数十毫瓦；其体积通常在２５ｍｍˑ２５ｍｍ左右㊂现场可编程门阵列（ＦＰＧＡ）具有编程方便灵活㊁集成度高㊁处理速度快㊁低功耗㊁高性价比㊁可靠性高等优点㊂在此，结合ＤＳＰ和ＦＰＧＡ各自的特点，设计一种主从式㊁双处理器体系结构，适用于小体积㊁低功耗和低成本捷联惯性导航系统［２］㊂１㊀导航微机系统的总体设计导航微机系统主要有２个功能：一是数据的输入和输出，包括采集惯性器件的输出信号，接收上位机的校正信息㊁初始对准信息和控制信息，输出解算后的导航参数［３］㊂二是数据处理和计算，包括初始对准㊁导航解算㊁在线校正㊁误差补偿和滤波等㊂这就要求导航计算机有较强的数据处理能力和灵活的控制功能㊂对于后者是ＤＳＰ的优势所在，可以很好的完成㊂但是对于前者，和外界进行大量的数据交换和外围设备的控制则是ＤＳＰ的弱项，勉强令其完成，则其赖以进行高速数据处理的多级缓冲和高速流水线机制将被频繁打断，最终使ＤＳＰ的优势无法发挥［４］㊂ＦＰＧＡ是随着微电子设计技术和工艺的发展而产生的一种现场可编程逻辑门阵列㊂它通用性强，可根据用户不同的需求实现特定的功能，内部有大量的触发器和Ｉ／Ｏ接口，采用高速ＣＨＭＯＳ工艺，大大降低了芯片的功耗，扩充接口和增加控制单元只需ＦＰＧＡ内部资源满足即可，不再会有新增元器件和扩大计算机体积的额外负担，这些特点恰好符合导航计算机的多接口，多流程控制以及小型化的需求，可以和ＤＳＰ进行优势互补㊂做为导航计算机中的外设通信和控制单元，负责数据传输和流程控制，ＤＳＰ则只用来导航算法处理，这样能使导航计算机的体积指标和整体性能得到提高㊂本系统设计以发挥ＤＳＰ和ＦＰＧＡ的最佳性能为原则，ＤＳＰ完成导航的算法处理，ＦＰＧＡ完成惯性器件的数据采集和简单的处理，比如剔除野值，平滑滤波等，系统和外界所有的通讯都由ＦＰＧＡ负责，总体结构如图１所示㊂图１㊀总体结构２㊀数据处理系统的设计２．１㊀数据采集系统设计数据采集负责导航系统中所有信号的输入，主要包括陀螺㊁加速度计㊁里程计和ＧＰＳ的信号输出㊂根据信号的格式不同，需要设计不同的接口电路：里程计和ＧＰＳ的信号输出通常为串行模式，利用Ａｌ⁃ｔｅｒａ公司提出来的ＳＯＰＣ方案，即在ＦＰＧＡ上嵌入ＮｉｏｓＩＩ软核处理器，通过ＵＡＲＴ内核接收数据提供给ＮｉｏｓＩＩ软核处理器㊂陀螺和加速度计的输出一般分为数字脉冲和模拟电压２种，如果输出是数字脉冲，可以在软核上设计一个高精度频率采样系统［５］，这样的设计比一般的计数器设计可靠性高；如果惯性测量单元（ＩＭＵ）输出是模拟电压，则需要一个Ａ／Ｄ电路把模拟电压转换成数字信号，Ａ／Ｄ电路做为信号进入ＦＰＧＡ的前端，关系到ＩＭＵ信息的准确性和可信度㊂本系统是针对模拟电压输出设计的，根据系统的精度要求，选用了Ｌｉｎｅａｒ公司的２４位高速差分Ａ／Ｄ芯片ＬＴＣ２４４０㊂ＬＴＣ２４４０是一款只有５μＶ偏移的高速２４位无延迟增量累加模数转换器，它是ＳＰＩ接口输出，采用专有的增量累加型架构，实现了无延迟的可变速度和分辨率㊂１０种速度／分辨率组合可通过一个简单的串行接口来设置，也可以通过把单个引脚连接至高电平或低电平来轻松地选择一种快速超低噪声速度／分辨率组合㊂转换的准确度和器件的功耗与所选的速度无关，但是输入电压变化范围较小，只有ʃ２．５Ｖ㊂为了扩大ＬＴＣ２４４０的电压输入范围，在电路前端加一个全差分衰减放大器ＡＤ８４７５，可提供精密衰减０．４倍，惯性器件的输出可以扩大到ʃ５Ｖ以上㊂由于惯性器件的输出有高频噪声，需要插入一个前置采样滤波器，将前置采样滤波器的带宽设置为采样频率的１／３，并在ＦＰＧＡ中对数据进行滑动平均滤波，以上的设计能很好的保证数据的精度和实时性㊂２．２㊀ＤＳＰ处理器的外围电路设计本系统ＤＳＰ选用ＴＭＳ３２０Ｃ６７２６处理器，Ｃ６７２６支持３２位单精度浮点和６４位双精度浮点运算［６］，在系统中负责导航解算的功能㊂设计了ＤＳＰ的最小系统，其外围电路控制主要就是Ｆｌａｓｈ读写操作和与ＦＰ⁃ＧＡ的数据通讯，如图２所示㊂图２㊀ＤＳＰ最小系统及外围电路在本设计中，ＦＰＧＡ与ＤＳＰ的通信是通过双口ＲＡＭ来实现的㊂在ＦＰＧＡ内部设计双口ＲＡＭ，双口ＲＡＭ的地址线和数据线连接到ＤＳＰ的ＥＭＩＦ接口上，同时Ｆｌａｓｈ也连接到ＥＭＩＦ接口上，这样就涉及到共用地址线和数据线的问题㊂在本设计中，在ＦＰＧＡ内部使用ＶＨＤＬ硬件描述语言设计逻辑电路，通过ＤＳＰ的ＧＰＩＯ控制片选信号连接到ＲＡＭ上或Ｆｌａｓｈ㊃４２㊃应㊀㊀㊀用㊀㊀㊀科㊀㊀㊀技㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀第４１卷上㊂ＤＳＰ与Ｆｌａｓｈ和ＦＰＧＡ的接口如图３所示㊂图３㊀Ｆｌａｓｈ与ＤＳＰ接口２．３㊀ＦＰＧＡ的基础平台设计ＦＰＧＡ的主要任务是将Ａ／Ｄ转换后的数据进行采集并将数据发送给ＤＳＰ进行解算㊂在Ａｌｔｅｒａ公司提供的ＱｕａｒｔｕｓＩＩ软件中利用Ｑｓｙｓ，即可进入ＮｉｏｓＩＩ软核定制设计界面㊂基于ＳＯＰＣ的设计中，ＮｉｏｓＩＩ处理器㊁ＳＤＲＡＭ控制器㊁ＥＰＣＳ控制器㊁ＳＹＳＴＥＭＩＤ和ＪＴＡＧＵＡＲＴ内核是系统运行最基本的定制，其他的内核都是根据所设计系统的需求而进行的定制［７］㊂在本设计中，使用的都是系统自带的内核㊂３㊀ＤＳＰ与ＦＰＧＡ数据传输随着ＦＰＧＡ的应用越来越广泛，Ａｌｔｅｒａ公司的Ｑｓｙｓ嵌入式系统中添加了为外设进行预留接口的功能㊂因此本文设计了一种基于Ｑｓｙｓ的双口ＲＡＭ与ＤＳＰ６７２６的ＥＭＩ外部存储器扩展接口，双口ＲＡＭ可用于提高ＲＡＭ吞吐率，用于实时数据缓存［８⁃９］，实现了ＤＳＰ６７２６与ＮｉｏｓＩＩ软核之间导航数据的交互传输㊂３．１㊀基于Ｑｓｙｓ的双口ＲＡＭＱｓｙｓ是Ａｌｔｅｒａ公司在ＱｕａｒｔｕｓＩＩ１１．０版中开始发布的系统集成工具，它在ＳＯＰＣＢｕｉｌｄｅｒ基础上实现了新的系统开发特性，提高了ＦＰＧＡ设计者的工作效率㊂Ｑｓｙｓ系统内部处理器和外设之间遵循Ａｖａｌｏｎ交互式总线㊂Ａｖａｌｏｎ交互式总线在Ｑｓｙｓ系统生成中自动完成，包括Ａｖａｌｏｎ外设㊁Ａｖａｌｏｎ信号和Ａｖａｌｏｎ端口３部分［１０］㊂在进行Ｑｓｙｓ系统建立㊁添加片上存储器外设时，将其设置为双口ＲＡＭ的模式，数据宽度选取为８位数据模式，ＲＡＭ大小设置为２５６ｂｉｔｓ㊂设置完成后双口ＲＡＭ的一端的地址线以及数据线自动连接到Ｑｓｙｓ系统的Ａｖａｌｏｎ交互式总线上，另一端口的数据线可以由用户分配到相应的Ｉ／Ｏ口与ＤＳＰ的ＥＭＩＦ接口连接㊂在双口ＲＡＭ中的各个端口信号含义如表１所示㊂表１㊀双口ＲＡＭ各端口信号含义端口信号作用ｃｈｉｐｓｅｌｅｃｔ双口ＲＡＭ片选信号ｗｒｉｔｅ双口ＲＡＭ写请求信号ｃｌｋｅｎ时钟使能引脚ａｄｄｒｅｓｓ［７．．０］双口ＲＡＭ的８位地址线ｗｒｉｔｅｄａｔａ［７．．０］写数据线ｒｅａｄｄａｔａ［７．．０］读数据线３．２㊀双口ＲＡＭ的时序仿真设计为了使生成的双口ＲＡＭ与ＤＳＰ６７２６的ＥＭＩＦ接口设计时序匹配，对生成的双口ＲＡＭ进行了时序仿真，如图４所示㊂图４㊀双口ＲＡＭ基本读写时序仿真㊀㊀从仿真结果得出双口ＲＡＭ的基本写时序为：控制ｃｈｉｐｓｅｔ信号变为高电平，给出要写入的地址信号和数据信号，再给出ｗｒｉｔｅ信号和ｃｌｋｅｎ信号，将要写入的数据写入到双口ＲＡＭ中；双口ＲＡＭ的基本读时序为：给出要读出的数据地址信号，控制ｃｈｉｐｓｅｔ信号和ｃｌｋｅｎ信号变为高电平，在经过一段延迟时间后，数据将在ｒｅａｄｄａｔａ上进行输出㊂３．３㊀ＤＳＰ与双口ＲＡＭ接口电路的设计由于ＤＳＰ的数据线是双向的，而Ｑｓｙｓ生成的数据输入和输出线是分开的，所以需要加入数据方㊃５２㊃第３期㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀高延滨，等：基于ＤＳＰ和ＦＰＧＡ双ＣＰＵ架构的导航微机系统向控制电路，否则ＤＳＰ将只能进行数据读操作或写操作㊂ＴＭＳ３２０Ｃ６７２６ＤＳＰ只有一个异步片选信号ＣＳ２，而双口ＲＡＭ与Ｆｌａｓｈ共用外部的地址线与数据线，当ＤＳＰ对Ｆｌａｓｈ进行读操作时同时也对双口ＲＡＭ进行读操作，这样必然导致读取的数据出错㊂为了不让Ｆｌａｓｈ和ＤＰＲＡＭ存储空间地址重叠，设计通过ＤＳＰ的一个ＧＰＩＯ控制ＣＳ２片选信号㊂当ＧＰＩＯ置高时可以读写ＤＰＲＡＭ数据；ＧＰＩＯ置低时读写Ｆｌａｓｈ的数据㊂ＤＳＰ６７２６扩展ＦＰＧＡ为异步存储器的接口如图５所示㊂图５㊀ＤＳＰ６７２６扩展ＦＰＧＡ为异步存储器的接口图６㊀ＱｕａｒｔｕｓＩＩ中双口ＲＡＭ的接口电路㊀㊀考虑到ＤＳＰ６７２６扩展外部存储器的时序要求和为了匹配Ａｖａｌｏｎ从外设读写时序，ＤＳＰ的ｃｈｉｐｓｅ⁃ｌｅｃｔ和ｗｒｉｔｅ信号经过非门接到了ＤＰＲＡＭ相应端口上；在数据转换电路中，通过ＤＳＰ的ＥＭＲＷ信号对方向进行选择，ＥＭＲＷ信号在ＤＳＰ的读数据区间呈高电平状态，在ＤＳＰ的写数据区间呈低电平状态，因此将Ｒ／Ｗ信号通过非门连接到ｄａｔａｉｎｏｕｔ模块的ｗｅ端口，同时Ｒ／Ｗ信号又直接连接到ｒｅ端口；ｃｌｋ⁃ｅｎ引脚只需在读写周期内有效，因此直接连到ＤＰＲＡＭ的ｃｈｉｐｓｅｌｅｃｔ上，接口电路如图６所示㊂４㊀结束语以ＤＳＰ和ＦＰＧＡ双ＣＰＵ构架为核心的导航微机系统经过调试表明，系统的性能明显优于传统的捷联导航微机系统㊂此导航微机系统具有体积小㊁功耗低㊁性价比高㊁功能扩展灵活的特点，已成功地用在基于石英音叉陀螺（微机械陀螺）的小型捷联制导系统中，出色地完成了捷联制导计算的工作㊂本系统的研制对于扩展捷联惯性导航系统的应用领域具有一定的积极作用㊂参考文献［１］罗广红．基于ＤＳＰ／ＦＰＧＡ的捷联导航计算机研究［Ｄ］．哈尔滨：哈尔滨工程大学，２０１２：２⁃３．［２］刘勇．基于ＤＳＰ和ＡＶＲ单片机的主从式双ＣＰＵ导航计算机［Ｊ］．压电与声光，２００３（６）：４５６⁃４５８．［３］张树侠，孙静．捷联式惯性导航系统［Ｍ］．北京：国防工业出版社，１９９２：８⁃９．［４］胡文彬，高延滨，许德新．新型双ＣＰＵ架构的捷联惯性导航微机系统［Ｊ］．应用科技，２００７，３４（６）：２３⁃２５．［５］高延滨，詹俊妮，何昆鹏，等．高精度石英振梁加速度计频率采样系统设计［Ｊ］．应用科技，２０１２，３９（３）：６１⁃６４．［６］陈美燕．基于ＦＰＧＡ＋ＤＳＰ的信息采集板的设计［Ｄ］．成都：西南交通大学，２００９：４５⁃４６．［７］周立功．ＳＯＰＣ嵌入式系统基础教程［Ｍ］．北京：北京航空航天大学出版社，２００６：９⁃５４．［８］秦鸿刚，刘京科，吴迪．基于ＦＰＧＡ的双口ＲＡＭ实现及应用［Ｊ］．电子设计工程，２０１０，１８（２）：７２⁃７４．［９］季强，刘利强．双口ＲＡＭ在数据采集系统中的应用［Ｊ］．应用科技，２００４，３１（５）：２２⁃２４．［１０］刘杰．基于模型的设计 Ｑｓｙｓ篇［Ｍ］．北京：机械工业出版社，２０１２：３３⁃３５．㊃６２㊃应㊀㊀㊀用㊀㊀㊀科㊀㊀㊀技㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀㊀第４１卷。