数字电路第六章时序逻辑电路练习题CAO
时序逻辑电路练习答案
时序逻辑电路练习参考答案一、填空题1、时钟脉冲控制 同 异 异 时钟脉冲控制 同一时刻2、逻辑电路 输入 输出 功能 分析3、二进制 二进制 二进制 同步 异步 加减 加 减 可逆4、十进制 四 84215、莫尔 米莱6、驱动 输出 次态 异 时钟脉冲7、无效 有效循环体 无效 自启动 8、分频 控制 测量 三 6 2 9、数码 移位 双向 4 8 10、寄存 触发 触发 寄存 触发 11、TTL 左移和右移 保持数据 清除数据 12、回差 整形 变换 单 单 暂稳 稳 单稳 稳 暂稳 稳 13、预置 清零二、判断题对 对 错 错 错 对 错 对 错 对三、选择题BCACB DBACC四、简述题1、答：同步时序逻辑电路的各位触发器是由同一个时钟脉冲控制的；异步时序逻辑电路的各位触发器的时钟脉冲控制端各不相同，状态发生变化的时间通常也不相同。
2、答：移位寄存器除寄存数据外，还能将数据在寄存器内移位，因此钟控的RS 触发器不能用做这类寄存器，因为它具有“空翻”问题，若用于移位寄存器中，很可能造成一个CP 脉冲下多次移位现象。
用作移位寄存器的触发器只能是克服了“空翻”现象的边沿触发器。
3、答：所谓自启动能力：指时序逻辑电路中某计数器中的无效状态码，若在开机时出现，不用人工或其它设备的干预，计数器能够很快自行进入有效循环体，使无效状态码不再出现的能力。
4、答：施密特触发器的显著特征有两个：一是输出电压随输入电压变化的曲线不是单值的，具有回差特性；二是电路状态转换时，输出电压具有陡峭的跳变沿。
利用施密特触发器的上述两个特点，可对电路中的输入电信号进行波形整形、波形变换、幅度鉴别及脉冲展宽等。
五、分析题1、2、解：分析：（1）电路为同步的米莱型时序逻辑电路；（2）各触发器的驱动方程：J 1=D K 1 J 2=Q 1n K 2 J 3=Q 1n K 3各触发器的次态方程：n n D Q =+11 n n Q Q 112=+ n n Q Q 213=+3、解：状态转换关系为：101→010→011→000→100→001→110。
时序逻辑电路课后习题答案
时序逻辑电路课后习题答案时序逻辑电路课后习题答案时序逻辑电路是数字电路中的一种重要类型，它在数字系统中起到了关键的作用。
通过时序逻辑电路，我们可以实现各种复杂的功能，例如计数器、寄存器、状态机等。
然而，在学习过程中，我们常常会遇到一些难题，下面我将为大家提供一些常见时序逻辑电路习题的答案，希望能够对大家的学习有所帮助。
1. 设计一个4位二进制计数器，要求计数范围为0-9，采用时序逻辑电路实现。
答案：这是一个常见的计数器设计问题。
我们可以使用四个触发器构成一个4位二进制计数器。
每个触发器的输出作为下一个触发器的时钟输入，形成级联结构。
每当计数器的值达到9时，我们需要将其清零，即将四个触发器的输入端都置为0。
这样，当计数器的值达到9时，下一个时钟脉冲到来时，触发器的输出将变为0，实现了计数器的循环。
2. 设计一个状态机，实现一个简单的交通信号灯系统。
红灯亮20秒，绿灯亮30秒，黄灯亮5秒，然后再次循环。
答案：这是一个典型的状态机设计问题。
我们可以使用两个触发器来实现该状态机。
首先，我们需要定义三个状态：红灯状态、绿灯状态和黄灯状态。
然后，我们可以使用一个计数器来计时。
当计时达到20秒时，状态机切换到绿灯状态；当计时达到50秒时，状态机切换到黄灯状态；当计时达到55秒时，状态机切换到红灯状态。
然后，状态机重新开始计时，循环执行上述过程。
3. 设计一个电梯控制系统，实现电梯的上升和下降功能，并能够响应乘客的楼层请求。
答案：电梯控制系统是一个较为复杂的时序逻辑电路设计问题。
我们可以使用一个状态机来实现该系统。
首先，我们需要定义电梯的各个状态，例如静止状态、上升状态和下降状态。
然后，我们可以使用一个计时器来计时，以确定电梯的运行时间。
当电梯处于静止状态时，它可以响应乘客的楼层请求，并根据请求的楼层决定是上升还是下降。
当电梯到达目标楼层时，它会停止运行并等待下一个请求。
当电梯处于上升或下降状态时，它会根据当前楼层和目标楼层的差值来确定运行方向，并在到达目标楼层后停止运行。
第6章 时序逻辑电路-习题答案
第六章 时序逻辑电路6-1 分析题图6-1所示的同步时序电路，画出状态图。
题图6-1解： 11221211n n n n J K Q T Q Z Q Q ====，，，，11111111212n n n n nn n nQ J Q K Q Q Q Q Q Q +=+=+=+122212n n n n Q T Q Q Q +=⊕=⊕，状态表入答案表6-1所示，状态图如图答案图6-1所示。
答案表6-1答案图6-16-2 分析题图6-2所示的同步时序电路，画出状态图。
题图6-2 解：按照题意，写出各触发器的状态方程入下：11J K A ==，21n J Q =，21K =，1212n n nQ Q Q +=，111n n Q A Q +=⊕状态表入答案表6-2所示，状态图如图答案图6-2所示。
答案表6-2答案图6-2Q 2n Q 1n Q 2n+1 Q 1n+1 Z0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1A Q 2n Q 1n Q 2n+1 Q 1n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 1 0 0CLK D 1D 2D 3Q 3Q 2Q 1Q 2Q 3Q 1Q 1Q 2Q 3&6-3分析题图6-3所示的同步时序电路，画出状态图。
题图6-3解：按照题意，写出各触发器的状态方程入下：1112213232131n n n nn J K T J K Q Q T J Q Q K Q ========1，，， 133********n n n n n n n nQ J Q K Q Q Q Q Q Q +=+=+ 1222132n n n n nQ T Q Q Q Q +=⊕=⊕ 1111111n n n n Q T Q Q Q +=⊕=⊕=答案表6-3答案图6-36-4 在题图6-4所示的电路中，已知寄存器的初始状态Q 1Q 2Q 3=111。
数字逻辑设计第6章 时序逻辑电路习题与解答
将方程代入 D 触发器的状态方程 Q*＝D，得状态方程：
Q0*= Q0’，CLK 下降沿触发 Q1*=Q1’，Q0 上升沿触发 Q2*=Q2’， Q1 上升沿触发 根据状态方程可以画出 Q0、Q1、Q2 的波形图如下图所示，由图可见，该电路为 3 位异步二进制减法器。
6-14 用 74HCl61 构成的电路如图 6-77 所示，试分析其逻辑功能。
图 6-77 题 6-14 解：
由图可见，两个十六进制计数器 74HC161 形成级联方式，其中，161(1)的装
入值为 1100，进位输出 CO 接 161(2)的使能端 P 和 T，所以 161(1)为低 4 位，161(2) 为高 4 位，低 4 位计数达到 1111 时，进位输出 CO 有效，使下一时钟 CLK 上升沿 到达时，161(2)开始计数，而 161(2)计数达到 1111 时，其 CO 经反向形成装入 信号，高 4 位的装入值为 0011，所以在反复计数时，161(2)的计范围是从 0011 至 1111，而低 4 位的计数范围是从 1100 至 1111，整个 8 位从 00111100 到 11111111，其计数范围是从 60 到 255，共 196 个状态，所以该电路两片之间是 196 进制计数器。 6-15 试用 74HCl61 构成十一进制计数器。 题 6-15 解：
Q0*= Q0’ Q1*= Q0’Q1’+ Q0Q1 Q2*= Q0’Q1’Q2’+(Q0’Q1’)’Q2 根据状态方程可列出状态转换表如下：
C=1
C=0
Q2 Q1 Q0 000
Q2*Q1*Q0* 001
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
第6章_时序逻辑电路课后答案精选.
【解动J 方输出Y Q将驱动方程状态方程为—n—QQQ ；Q—n—Q Q图A6.3第六章时序逻辑电路【题6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程 和输出方程，画出电路的状态转换图，说明电路能否自启动。
图 P6.3电路能自启动。
状态转换图如图A6.3【题6.5】 分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、 状态方程和输出方程，画出电路的状态转换图。
A为输入逻辑变量。
图P6.5【解】D i AQ2驱动方程：一一D? AQ1Q2 A(Q i Q2)输出方程：Y AQ2Q1将驱动方程带入JK触发器的特性方程后得到状态方程为n+1Q i n 1AQ2Q；+1A(Q i Q2)电路的状态转换图如图A6.5图A6.5【题6.6】分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。
说明电路实现的功能。
A为输入变量。
【解】驱动方程J i K i 1J2K2A Q11 1图A6.6输出方程：Y AQ1Q2 AQ1Q2将驱动方程带入JK触发器的特性方程后得到状态方程为Q n+1Q1Q211 A Q1 Q2电路状态转换图如图A6.6。
A = 0时作二进制加法计数， A = 1时作二进制减法计数。
【题6.7】分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
J3 Q0Q1Q2； K3 Q o输出方程：Y Q o QQ z Q s将驱动方程带入JK触发器的特性方程后得到状态方程为Q o Q oQ i Q0Q1 (Q2 Q3) Q0Q1Q；Q0Q2Q3 (Q o Q1 )Q2Q3 Q0Q Q2Q3 Q0Q3设初态Q1Q3Q2Q1 Q o=OOOO，由状态方程可得：Y图P6.7J o K o 1J2 Q oQ; K2 Q0Q1 【解】驱动方程状态转换表初态次态输出*** * * *Q Q Q Q Q Q Q Q Y 0 0 0 010 0 11 0 0 0 10 0 0 00 0 0 100 0 0 10 0 0 110 0 100 0 10 00 0 110 0 10 10 10 00 0 1100 10 10 0 1110 1100 10 0 00 1110 10 0 110 0 00 10 100 10 10 10 1110 100 110 00 0 110 110 1110 00 11100 10 10 111111100Q 3Q 2QIC 0 丫. “0111」0!0“ 10110 图A6.774LS194状态转换图如图 A6.7。
数字电子技术时序逻辑电路习题
5、画逻辑电路图
T1 = Q1 + XQ0 T0 = XQ0 + XQ0 Z = XQ1Q0
第43页/共55页
6、检查自启动
全功能状态转换表
现 入 现 态 次 态 现驱动入 现输出
Xn Q1n Q0nQ1n+1Q0n+1 T1 T0
Zn
1/0
0/0 0 0 0 0 1 0 1
0
现入 现态 次 态
X Q1 Q0 Q1 Q0 0 0 00 1 0 0 11 0 0 1 00 0
1 0 00 1 1 0 11 0 1 1 01 1 1 110 0
现驱动入 现输出
D1 D0 01 10 00
Z1 Z2
00 00 10
01 10 11 00
00 00 00 01
D1 = Q1Q0 + Q1Q0X
标题区
节目录
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X/Z
S0 1/0
S1
1/1
0/0
S2
10101…
题6.2(1)的状态转移图
③ 状态间的转换关系
标题区
节目录
第15页/共55页
X/Z
0/0 S0 1/0
S1 1/0
1/1
11…
0/0
0/0
100…
S2
题6.2(1) 的原始状态转移图
标题区
节目录
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(2) 解：① 输入变量为X、输出变量为Z；
S1 1/0
11…
0/0
1/1
0/0
100…
S2
题6.2(2) 的原始状态转移图
标题区
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数字电路第六章时序逻辑电路练习题CAO
第六章时序逻辑电路复习练习题一、填空题：1.构造一个模6计数器需要个状态，个触发器。
构成一个1位十进制同步加法计数器至少需要（）个JK触发器，一个1位5进制同步加法计数器至少需要（）个JK触发器。
2.若要构成七进制计数器，最少用_________个触发器，它有______个无效状态。
3.构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。
4. 一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。
5. 要组成模15计数器，至少需要采用 4 个触发器。
6.按计数器中各触发器翻转时间可分为_同步计数器_，异步计数器_。
7. 74LS161是_a_（a.同步b.异步）二进制计数器。
它具有_清除_，_置数__，_保持_和计数等四种功能。
8. 74LS290是__b__（a.同步b.异步）非二进制计数器。
9.在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有_同步_置数和_异步置数两种。
10.将模为M和N的两片计数器a_（a.串接b.并接），可扩展成__M*N__进制的计数器。
二、选择题：1、一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（ 2 ）进制（3 ）法计数器。
（1）4 （2）5 （3）加（4）减2、用n个触发器构成计数器，可得到的最大计数长度为（ A ）A. 2nB.2nC.2nD.n3、一块7490十进制计数器中,它含有的触发器个数是( A )A. 4B. 2C. 1D. 64.一位8421BCD码计数器至少需要（B）个触发器。
A.3B.4C.5D.105、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法B.预置数法C.级联复位法三．判断题（1）异步时序电路的各级触发器类型不同。
第06章时序逻辑电路习题解n
A 组★ B 组★
[题6.1]分析图 6.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程， 题 分析图P 时序电路的逻辑功能， 分析图 时序电路的逻辑功能 写出电路的驱动方程、状态方程和输出方程， 画出电路的状态转换图和时序图。 画出电路的状态转换图和时序图。
解：从给定的电路写出它的驱动方程为 J1=Q2' K1=1 J2=Q1 K2=1 将上述驱动方程代入JK触发器的特性方程 触发器的特性方程Q*=JQ'+K'Q，得到电路的状态方程 将上述驱动方程代入 触发器的特性方程 ， Q1*=Q1'Q2' Q2*=Q1Q2' 输出方程为 Y=Q2 根据状态方程和输出方程画得的状态转换图和时序图如图A 所示。 根据状态方程和输出方程画得的状态转换图和时序图如图 6.1所示。 所示
解：首先从电路图写出它的驱动方程 D1=AQ2' D2=A(Q1'Q2')'=A(Q1+Q2) 将上式代入D触发器的特性方程后得到电路的状态方程 将上式代入 触发器的特性方程后得到电路的状态方程 Q1*=AQ2' Q2*=A(Q1+Q2) 电路的输出方程为 Y=AQ1'Q2 根据状态方程和输出方程画出的状态转换图如图A 所示。 根据状态方程和输出方程画出的状态转换图如图 6.5所示。 所示
图A 6.5
[题6.6]分析图 .6给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说 题 分析图P 给出的时序电路， 分析图 给出的时序电路 画出电路的状态转换图，检查电路能否自启动， 明电路实现的功能。 为输入变量 为输入变量。 明电路实现的功能。A为输入变量。
解：由电路图写出驱动方程为 J1=K1=1 J2=K2=A ⊕ Q1 将上述驱动方程代入JK触发器的特性方程 触发器的特性方程， 将上述驱动方程代入 触发器的特性方程，得到状态方程 Q1*=Q1' Q2*=A ⊕ Q1 ⊕ Q2 输出方程为 Y=AQ1Q2+A'Q1'Q2' 根据状态方程和输出方程画出的状态转换图如图A 所示。 根据状态方程和输出方程画出的状态转换图如图 6.6所示。因为不存在无效 所示 状态，所以电路不存在自启动与否的问题。 状态，所以电路不存在自启动与否的问题。 时电路对CLK脉冲作二进制加法计数，A=1时作二进制减法计数。 脉冲作二进制加法计数， 时作二进制减法计数。 当A=0时电路对 时电路对 脉冲作二进制加法计数 时作二进制减法计数
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路练习题
时序逻辑电路练习题时序逻辑电路是数字电路中一种非常常见和重要的电路，它可以用于实现各种功能，包括存储器、计数器、时钟、状态机等等。
在学习时序逻辑电路的过程中，我们需要进行一些练习题来提高自己的能力和理解。
本文将为您呈现几道时序逻辑电路的练习题，希望能够帮助您更好地理解和掌握这一知识点。
练习题一：设计一个电路，实现一个4位二进制计数器。
该计数器在每个时钟上升沿时加1。
当计数器达到1111（15）时，下一个时钟上升沿时将其复位为0000（0）。
解答：我们可以使用D触发器来设计这个计数器。
首先使用四个D触发器来存储四个位的计数值，然后通过时钟信号和逻辑门来实现计数器的功能。
练习题二：设计一个电路，实现一个带有使能信号的计数器。
当使能信号为高电平时，计数器正常计数；当使能信号为低电平时，计数器保持当前计数值不变。
解答：我们可以在练习题一的基础上进行修改，添加一个与非门和一个与门来实现使能功能。
当使能信号为高电平时，与非门输出为低电平，使得计数器可以正常计数；当使能信号为低电平时，与非门输出为高电平，使得计数器的输入被禁止，从而保持当前计数值。
练习题三：设计一个电路，实现一个带有异步复位功能的计数器。
当复位信号为高电平时，计数器立即清零；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现异步复位功能。
当复位信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为低电平，将计数值清零；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
练习题四：设计一个电路，实现一个带有加载功能的计数器。
当加载信号为高电平时，计数器的值加载为输入的设定值；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现加载功能。
当加载信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为高电平，将计数器的值加载为输入的设定值；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
时序逻辑电路练习题及答案
《时序逻辑电路》练习题及答案CP图P6J6・1Q；Q；Q；■y000Qr Y0 0 0 0 0 1 0 1 0 0 0 0 0 10 0 1 0 1 0 0 1 0 1 0 1 1 10 1 0 0 1 1 0 1 1 0 0 1 0 10 1 1 1 0 0 0 1 1 1 0 0 1 1电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。
[6.2]试分析图P6-2时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图。
A为输入逻辑变量。
[6J]分析图P6・l时序电路的逻辑功能•写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图，说明电路能否自启动。
Q11J >C1IK尸Y>C1L 1K>C1Q3驱动方程:人=匕=@丿2 = K? =Qi, 丿3=Q I Q，K3 = 03 ,Y=2状态方程:e笄=00"+迓㊉0：Q T= .输出方程：由状态方程可得状态转换表，如表6・1所示:所示。
电路可以自启动。
由状态转换表可得状态转换图，如图A&1A Y图P6-2CP图P6・3【解]___人=223, K] =1 ；丿2 =01,心=0仪3； Q 置=瓯・a ： er* =aa+aaQ ； y= Q2Q3电路的状态转换图如图A6・3所示，电路能够自启动。
Q3Q2Q1 /¥/0/O 图 A6-3[64] 分析图P6・4给出的时序电路，画出电路的状态转换图.检査电路能否自启动, 说明电路实现的功能。
A 为输入变量。
【解1 驱动方程：A =.状态方程：QT = A© , 输出方程：丫 =辺2餌=A^©=A(@+0)由状态方程可得状态转换表，如表6-2所示：由状态转换表 可得状态转换图，如图A&2所示0电路的逻辑功能是:判断A 是否连续输入四个和四个以上“T' 信号，是则YH,否则Y=0,Q2Q1 A/YA00 Q70 0 0 0 1 0 0 0 1 1 0 0 0 1 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 1 00 1 0 1 0 10 0[6.3] 试分析图P6・3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检査电路能否自启动0r°>ci一 IKr°t>ci丿3 = 2121* K3 = Q](2r' = aaa+aa1/1表6・YrHhCl L IK101/oZo□0Dll/O□IZo/I LIO100D007 r4>cirvci °2f >C1 -IKf=>Cl L-I IKCP图P64【解]__丿广K| = 1,代入到特性方程刖=W+K Q :.得：er' =:A=K2=A + a,代入到特性方程2賈=厶02" +斤20；,得： y== A ae,+AQQ由状态办程可得H 状态转换表，如髮6・4所示，状态转换图如图A6・4所示。
第六章时序逻辑电路典型例题分析
第六章时序逻辑电路典型例题分析第一部分：例题剖析触发器分析例1在教材图6.1所示的基本RS触发器电路中，若⎺R、⎺S 的波形如图P6.1（a）和（b），试分别画出对应的Q和⎺Q端的波形。
解：基本RS触发器，当⎺R、⎺S同时为0时，输出端Q、⎺Q均为1，当⎺R=0、⎺S=1时，输出端Q为0、⎺Q为1，当⎺R=⎺S=1时，输出保持原态不变，当⎺R=1、⎺S=0时，输出端Q为1、⎺Q为0，根据给定的输入波形，输出端对应波形分别见答图P6.1（a）和（b）。
需要注意的是，图（a）中，当⎺R、⎺S同时由0（见图中t1）变为1时，输出端的状态分析时不好确定（见图中t2），图中用虚线表示。
例2 在教材图6.2.3（a）所示的门控RS触发器电路中，若输入S 、R和E的波形如图P6.2（a）和（b），试分别画出对应的输出Q和⎺Q端的波形。
解：门控RS触发器，当E=1时，实现基本RS触发器功能，即：R=0（⎺R=1）、S=1（⎺S=0），输出端Q为1、⎺Q为0；R=1（⎺R=0）、S=0（⎺S=1）输出端Q为0、⎺Q为1；当E=0时，输出保持原态不变。
输出端波形见答图P6.2。
例3在教材图6.2.5所示的D锁存器电路中，若输入D、E的波形如图P6.3（a）和（b）所示，试分别对应地画出输出Q和Q端的波形。
解：D锁存器，当E=1时，实现D锁存器功能，即：Q n+1=D，当E=0时，输出保持原态不变。
输出端波形见答图P6.3。
例4在图P6.4（a）所示的四个边沿触发器中，若已知CP、A、B的波形如图（b）所示，试对应画出其输出Q端的波形。
设触发器的初始状态均为0。
解：图中各电路为具有异步控制信号的边沿触发器。
图（a）为边沿D触发器，CP上升沿触发，Q1n+1= A，异步控制端S D接信号C（R D=0），当C=1时，触发器被异步置位，输出Q n+1=1 ；图（b）为边沿JK触发器，CP上升沿触发，Q2n+1= A⎺Q2n +⎺BQ2n，异步控制端⎺R D接信号C（⎺S D =1），当C=0时，触发器被异步复位，输出Q n+1=0；图（c）为边沿D触发器，CP下降沿触发，Q3n+1= A，异步控制端⎺S D接信号C（⎺R D =1），当C=0时，触发器被异步置位，输出Q n+1=1；图（d）为边沿JK触发器，CP下降沿触发，Q4n+1= A⎺Q4n +⎺BQ4n，异步控制端R D接信号C（S D =0），当C=1时，触发器被异步复位，输出Q n+1=0。
习题六 时序逻辑电路.docx
习题六时序逻辑电路6-1对应于图6 — 2 ( a)逻辑图，若输入波形如图所示，试分别iffll 岀原态为0和原态 为1对应时刻得Q 和Q 波形。
习题6— 1图6-2逻辑图如图所示，试分析它们得逻辑功能，分别画出逻辑符号，列出逻辑真值 表，说明它们是什么类型的触发器。
(a)(b)习题6-2图6-3同步RS 触发器的原状态为1, R 、S 和CP 端的输入波形如图所示，试画出对应 的Q 和°波形。
CP| ______ ________r-L_nL_r-L_r0 -------------------------------------------------------Jo 1—0 ------------------------------------------------------ f习题6-3图6-4设触发器的原始状态为0,在下图所示的CP 、J 、K 输入信号激励下，试分别画 出TTL 主从型JK 触发器和CMOS JK 触发器输出Q 的波形。
R DoO6-5设D 触发器原状态为0态，试画出在下图所示的CP 、D 输入波形激励下的输出波形。
CPA-TLTLrLTL0 -------------------------------------D[nrr_r~Lo' ---------------------------------习题6-5图6-6已知时钟脉冲CP 的波形如图6-5所示，试分别画出下图屮各触发器输出端Q的波形。
设它们的初始状态均为0。
指出哪个具有计数功能。
6-7分别说明下图所示的D-JK 、D-T ，触发器的转换逻辑是否止确。
习题6—7图6 —8分别说明下图所示的JK-D 、JK-RS 触发器的转换逻辑是否止确。
6-9在下图所示的逻辑电路屮，试画出Q1和Q2端的波形，时钟脉冲的波形CP 如J — CPO —0>KO —Y QO-oQCPQY Q>___ D-O Q(f)CPC^-C> _R-o — O~oQ(a)(b)(a)(b)习题6-8图习题 12 3 4cp_n_n_n_rL(b)图6-5所示。
时序逻辑电路 练习题
时序逻辑电路练习题时序逻辑电路练习题时序逻辑电路是数字电路中的一种重要设计方式，它能够根据输入信号的变化和特定的时钟信号来产生输出信号。
在实际应用中，时序逻辑电路被广泛应用于计算机、通信设备、控制系统等领域。
为了更好地理解和掌握时序逻辑电路的设计原理和方法，下面将给出一些练习题供大家练习和思考。
1. 请设计一个基于D触发器的时序逻辑电路，实现一个2位二进制计数器。
要求计数器能够按照顺序输出0、1、2、3、0、1、2、3...的序列。
2. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；其他情况下，Y保持不变。
请设计该时序逻辑电路的逻辑电路图。
3. 一个时序逻辑电路有两个输入信号A和B，一个输出信号Y。
当A=1且B=0时，Y=1；当A=0且B=1时，Y=0；其他情况下，Y保持不变。
请使用JK触发器设计该时序逻辑电路的逻辑电路图。
4. 设计一个时序逻辑电路，实现一个3位二进制计数器。
要求计数器能够按照顺序输出000、001、010、011、100、101、110、111、000...的序列。
5. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y保持不变；其他情况下，Y取反。
请设计该时序逻辑电路的逻辑电路图。
6. 设计一个时序逻辑电路，实现一个4位二进制计数器。
要求计数器能够按照顺序输出0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111、0000...的序列。
7. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y=1；其他情况下，Y=0。
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第六章时序逻辑电路复习练习题
一、填空题：
1.构造一个模6计数器需要个状态，个触发器。
构成一个1位十进制同步加法计数器至少需要（）个JK触发器，一个1位5进制同步加法计数器至少需要（）个JK触发器。
2.若要构成七进制计数器，最少用_________个触发器，它有______个无效状态。
3.构成一异步n2进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP 端与邻低位Q端相连。
4. 一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。
5. 要组成模15计数器，至少需要采用 4 个触发器。
6.按计数器中各触发器翻转时间可分为_同步计数器_，异步计数器_。
7. 74LS161是_a_（a.同步b.异步）二进制计数器。
它具有_清除_，_置数__，_保持_和计数等四种功能。
8. 74LS290是__b__（a.同步b.异步）非二进制计数器。
9.在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有_同步_置数和_异步置数两种。
10.将模为M和N的两片计数器a_（a.串接b.并接），可扩展成__M*N__进制的计数器。
二、选择题：
1、一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（2 ）进制（3 ）法计数器。
（1）4 （2）5 （3）加（4）减
2、用n个触发器构成计数器，可得到的最大计数长度为（A ）
A. 2n
B.2n
C.2n
D.n
3、一块7490十进制计数器中,它含有的触发器个数是( A )
A. 4
B. 2
C. 1
D. 6
4.一位8421BCD码计数器至少需要（ B ）个触发器。
A.3
B.4
C.5
D.10
5、利用中规模集成计数器构成任意进制计数器的方法有( ABC )
A.复位法
B.预置数法
C.级联复位法
三．判断题
（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N 个独立的状态，计满N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）
（4）计数器的模是指构成计数器的触发器的个数。
（×）1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个无效状态。
（√）
2、构成一个7进制计数器需要三个触发器。
（√）
3、当时序电路存在无效循环时该电路不能自启动。
（√）
4、构成一个7进制计数器需要三个触发器。
（√）
5、当时序电路存在无效循环时该电路不能自启动。
（√）
6、同步时序电路具有统一的时钟CP 控制。
（ √ ）
7、有8个触发器数目的二进制计数器，它具有256个计数状态。
（ √ ）
8、.N 进制计数器可以实现N 分频；（√ ）
9、寄存器是组合逻辑器件。
（ × ）
10、寄存器要存放n 位二进制数码时，需要n 2个触发器。
（ × ） 11、3位二进制计数器可以构成模值为123+的计数器。
（ × ）
12、十进制计数器最高位输出的周期是输入CP 脉冲周期的10倍。
（ √ ）
13、寄存器是组合逻辑器件。
（ × ）
14、寄存器要存放n 位二进制数码时，需要n
2个触发器。
（ × ）
15、3位二进制计数器可以构成模值为123+的计数器。
（ × ） 16、十进制计数器最高位输出的周期是输入CP 脉冲周期的10倍。
（ √ ）
4、采用进位输出置最小数法，将集成计数器74LS161构成9进制计数器，画出接线图(见下左图)。
5.分析如图所示计数器电路，说明为几进制计数器。
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