CMOS模拟集成电路分析与设计

Cd WL q si N sub 4 F
在截止时，耗尽区电容较大，故可忽略，因此：
CGB=WLCox
CSB与CDB的值相对于衬底是源漏间电压的函数
1.2 MOS管的极间电容(6)
不同工作区的极间电容
饱和区
栅漏电容大约为：WCol 漏端夹断，沟道长度缩短，从沟道电荷分布相当于CGS增大，CGD减小，
垂直方向（即源漏区的底部与衬底间）的底层电容Cj 横向即源漏的四周与衬底间构成的圆周电容Cjs 一般分别定义Cj与Cjs为单位面积的电容与单位长度的电容。而每一个单位面积
PN结的势垒电容为：C j C j0 1 VR B m
Cj0：零偏时单位面积结电容（与衬底浓度有关）；VR：通过PN结的反偏电压； ΦB ：PN结接触势垒差（一般取0.8V）；m：底面电容的梯度因子(0.3~0.4)。
先进工艺下模拟集成电路的挑战
CMOS工艺的发展以特征尺寸的缩小为显著特 征。
低功耗高性能的数字电路需求是促进CMOS工 艺发展的主要动力
先进工艺对模拟电路存在着明显的优势与劣势：
主要优势：低功耗、高频率 主要劣势：低摆幅、低本征增益、工艺偏差对电路的
显著影响、相互干扰等
对策：数字辅助等
半导体材料(衬底)有源器件特性
III IV V BCN Al Si P Ga Ge As In Sn Sb Tl Pb Bi
现代主要集成电路工艺
性能 器件速度
噪声 跨导 本征增益
CMOS 高 差 小 小
Si BJT 高 好 大
较大
SiGe BJT 高 好 大 大
采用CMOS工艺的原因： •低功耗，高容量的数字集成电路驱动 •易于与高密度的数字集成电路集成（BiCMOS太贵）
D
p+
n+
n+
p型衬底
耗尽层
1.1 MOS管几何结构与工作原理(6)
线性区：VGS ≥ Vth且VDS <VGS-Vth
形成反型层(或称为感生沟道) 感生沟道形成后，在正的漏极电压作用下产生漏极电流ID 一般把在漏源电压作用下开始导电时的栅源电压叫做开启电压Vth 外加较小的VDS，ID将随VDS上升迅速增大，此时为线性区，但由于沟
1.2 MOS管的极间电容（1）－“本征栅电容”（ON）
假设长沟道模型，工作于饱和区时如改变源极 电压，则有：
在漏极端口的栅与沟道的电压差保持不变（Vth）， 但源极端口的电压差发生了改变。
这意味着电容的“底板”不是均匀改变。 详细的分析可以得到此时Cgs=（2/3）WLCOX
假设长沟道模型，工作于饱和区时如改变漏极 电压则不会改变沟道电荷，即Cgd=0（忽略二 次效应及外部电容）。
当VDS增大到一定数值（VGD=Vth），靠近漏端被夹断。 VDS继续增加，将形成一夹断区，且夹断点向源极靠近，沟道被夹断后，VDS上升
时，其增加的电压基本上加在沟道厚度为零的耗尽区上，而沟道两端的电压保持不 变，所以ID趋于饱和。 当VGS增加时，由于沟道电阻的减小，饱和漏极电流会相应增大。 在模拟电路集成电路中饱和区是MOS管的主要工作区
击穿区：若VDS大于击穿电压BVDS（二极管的反向击穿电压），漏极与衬底
之间的PN结发生反向击穿，ID将急剧增加，进入雪崩区，此时漏极电流不经
过沟道，而直接由漏极流入衬底。
B
S VGS G
D VDS
p+
n+
n+
p型衬底
1.1 MOS管几何结构与工作原理(8)
MOS管的表示符号
NMOS D
PMOS D
1.2 MOS管的极间电容(7)
不同工作区的极间电容
线性区 漏源之间产生反型层并且沟道与衬底之间形成较厚的耗尽 层，产生较小的耗尽层电容，此时栅极电容为：
CGD = CGS = WLCox /2+ WCol
因为S和D具有几乎相等的电压，且栅电压变化ΔV就会使 相同的电荷从源区流向漏区，则其栅与沟道间的电容 WLCox等于栅源及栅漏间的电容。
栅与沟道间的电位差从源区的VGS下降到夹断点的VGS-Vth，导致了在栅 氧下的沟道内的垂直电场的不一致。可以证明这种结构除了过覆盖电容 之外的电容值 ：
2 WLCox /3 因此有：
CGS=2WLCox/3+ WCol 当MOS管工作饱和区时，栅与衬底间的电容常被忽略，这是由于反型
层在栅与衬底间起着屏蔽作用，也就是说如果栅压发生了改变，导电 电荷的提供主要由源极提供而流向漏，而不是由衬底提供导电荷。
之间的桥梁 掌握一种系统的而不是盲目（spice-monkey)
的设计方式 通过一系列手算设计工程巩固以上知识：
许多工业电路/应用的一个高性能反馈放大器的设计与优化
第一讲 基本MOS器件物理
本章主要内容
本章是CMOS模拟集成电路设计的基础， 主要内容为：
有源器件 无源器件 等比例缩小理论 短沟道效应及狭沟道效应 MOS器件模型
与工作于饱和区一样，在线性区时，栅与衬底间的电容常 被忽略。
1.2 MOS管的极间电容(8)
总结
VD
2
3WLCox WCol
Vi
CGS
饱和
WLCox 2
WCol
WCol
CGD
截止
线性区
Vth
VD+Vth VGS=Vi
注意：
在不同区域之间的转变不能由方程直接提供，只是根据趋势延伸而得 。
d
L
d
p型衬底
D
Cbd
1.2 MOS管的极间电容(2)
栅与沟道之间的栅氧电容：
C2=WLCox，其中Cox为单位面积栅氧电容εox/tox；
沟道耗尽层电容：
C3 WL q si Nsub 4F
交叠电容（多晶栅覆盖源漏区所形成的电容，每单位宽度 的交叠电容记为Col）：
CMOS模拟集成电路分析与设计
主讲教师：吴建辉 Tel：83795677
E-mail：wjh@
教材及参考书
教材：
吴建辉编著：“CMOS模拟集成电路分析与设 计”(第二版)，电子工业出版社。
参考书：
Razavi B: Design of analog CMOS integrated circuits Allen P E: CMOS Analog Circuit Design R.Jacob Baker: CMOS Mixed-Signal Circuit Design
课程主题
MOS器件物理 单级放大器 电流镜 差分对 放大器的频率特性 运算放大器与跨导放大器 反馈、稳定性及补偿 电子噪声等
学习目标
较深入理解与模拟设计相关的MOS器件特性 建立模拟电路设计中限制与折中的概念 学会构架一座复杂器件模型/行为与基本的手算
道存在电位梯度，因此沟道厚度是不均匀的
注意：与双极型晶体管相比，一个MOS器件即使在无电流流过时也可 能是开通的。
B
S VGS G
D
B
S VGS G
D VDS
p+
n+
n+
p+
n+
n+
p型衬底
p型衬底
1.1 MOS管几何结构与工作原理(7)
饱和区：VGS ≥ Vth且VDS ≥ VGS-Vth
由于在制造漏/源结时会发生边缘扩散，所以源漏之间的实
际距离（称之为有效长度L’）略小于长度L，则有L’＝ L－
2d，其中L是漏源之间的总长度，d是边缘扩散的长度。
沟道宽度W：垂直于沟道长度方向的栅的尺寸。
栅氧厚度tox：则为栅极与衬底之间的二氧化硅
的厚度。
1.1 MOS管几何结构与工作原理(4)
1.2 MOS管的极间电容（1）－“本征栅电容”（ON） 栅极与导电沟道构成一个平板电容（栅极+栅 氧+沟道），即：CGC=WLεOX/tox=WLCOX
可以将之视为集总电容，即：CGS=CGD=（ 1/2）CGC
改变任一电压都将改变沟道电荷
耗尽型电容CCB（沟道+耗尽层+衬底）形成了源 极与漏极到衬底的电容，不过经常忽略。
1.2 MOS管的极间电容（1）－“本征栅电容”（OFF）
不存在导电沟道：
栅到衬底间的电容等效为栅氧电容与 耗尽电容的串联。
如果栅电压为负，则耗尽层变薄，栅 与衬底间电容增大。
对于大的负偏置，则电容接近于CGC。
1.2 MOS管的极间电容(1)
G
S
C1
C2 C4
C3
Cbs
反型层 耗尽层
栅源交叠电容C1＝WCol
栅漏交叠电容C4=WCol 注：由于是环状的电场线， C1与C4不能简单地写成WdCox，需通
过更复杂的计算才能得到，且它的值与衬底偏置有关。
1.2 MOS管的极间电容(3)
源漏区与衬底间的结电容：Cbd、Cbs
漏源对衬底的PN结势垒电容 一般由两部分组成：
1.1 MOS管几何结构与工作原理(5)
以增强型NMOS管为例：
截止区：VGS=0 源区、衬底和漏区形成两个背靠背的PN结，不管VDS的极性 如何，其中总有一个PN结是反偏的，此时漏源之间的电阻
很大。
没有形成导电沟道，漏电流ID为0。 亚阈值区：Vth＞ VGS＞0
B
S VGS G
引言
模拟电路与模拟集成电路 CMOS工艺？ 先进工艺下模拟集成电路的挑战？ 课程主题与学习目标
模拟电路与模拟集成电路
分立元件音频放大电路
晶体管数 匹配性 电阻值 电容值 寄生效应影响