实验一半加器的设计

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全加器与半加器原理及电路设计

全加器是一种电子逻辑电路，用于执行二进制加法。它由三个输入端(A, B, Cin)和两个输出端(S, Cout)组成。其中，输入端A和B是要相加

的二进制位，Cin是前一位的进位，输出端S是和的结果，Cout是是否有

进位。全加器可以通过组合多个半加器来构建。

半加器是全加器的组成部分，它只有两个输入端(A, B)和两个输出端(S, Cout)。半加器只能够完成一位二进制加法，不考虑进位情况。其中，输入端A和B是要相加的二进制位，输出端S是和的结果，Cout是是否

有进位。半加器的电路设计相对简单，可以通过逻辑门实现。

接下来，我将详细介绍全加器和半加器的原理和电路设计。

1.半加器原理及电路设计：

半加器的真值表如下：

A ，

B ， S ， Cout

0，0，0，0

0，1，1，0

1，0，1，0

1，1，0，1

可以看出，输出端S等于两个输入端A和B的异或结果，输出端

Cout等于两个输入端A和B的与运算结果。

半加器的电路设计可以使用两个逻辑门实现。一个逻辑门用于计算和

的结果S，另一个逻辑门用于计算进位Cout。

S = A xor B

Cout = A and B

逻辑门可以采用与门、或门和异或门实现。常用的逻辑门包括与非门(NAND)和异或门(XOR)。所以，半加器的电路设计可以使用两个与非门和一个异或门实现。

2.全加器原理及电路设计：

全加器的真值表如下：

A ，

B ， Cin ， S ， Cout

0，0，0，0，0

0，0，1，1，0

0，1，0，1，0

0，1，1，0，1

1，0，0，1，0

半加器和全加器的设计

begin
process(A,B,C,D,sel)
begin
IF sel ="00" then q<=A;
elsif sel = "01" then q<=B;
elsif sel = "10" then q<=C;
elsif sel = "11" then q<=D;
end if
end process;
begin
q<=A when sel="00" else
B when sel="01" else
C when sel="10" else
D;
end arch;
运行结果：
实验三,可逆计数器的设计
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
B when "01",
C when "10",
D when "11",
"ZZ"when others;
end arch;
运行结果：
4，用when语句设计：
library ieee;

实验一半加器全加器实验报告

实验一实验一、、半加器全加器全加器设计设计实验报告

专业班级专业班级：：学号学号：：姓名姓名：：

一、实验目的

1.初步掌握Quartus 开发系统的使用

2.掌握原理图的设计方法

3．掌握组合逻辑电路的设计方法，理解组合电路的特点二、实验原理

加法运算是计算机中最基本的一种算术运算。能完成两个一位二进制数的相加运算并求得“和”及“进位”逻辑电路，称为半加器。全加器是完成两个一位二进制数相加，并考虑低位来的进位，即相当于将三个一位二进制数相加的电路。三、实验内容

1.根据半加器、全加器的真值表，求出输出函数。

2.使用原理图设计法，设计半加器、全加器的电路，并下载验证其真值表。四、预习要求预习要求：写出半加器、全加器的真值表1．半加器的真值表(根据输入，写出输出) 输入

输出 a b s h

c h

0 0 0 1 1 0 1

根据真值表写出半加器的逻辑表达式： S h = C h = 2.全加器的真值表（根据输入，写出输出）输入

输出 a b c i-1 s i

c i

0 0 0 0 0 1 0 1 0 0 1 1 1

1 0 1

1 1 0

1 1 1

Si=

Ci=

思考组合逻辑电路的设计方法：

3. 半加器、全加器原理图

五、操作步骤

1. 使用Quartus II 原理图输入方式，将半加器、全加器的原理图输入到计算机中，

具体实验步骤：

（1）建立工程文件（File/New project wizard…）

工程文件必须保存在，建立工程文件时注意选择使用的器件的device family 是，device名称是。

计算机组成原理-半加器实验报告

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：半加器和全加器设计开发

院（系）：

专业：

班级：

学号：

姓名：

指导教师：

完成日期：

1.1实验目的 (3)

1.2 实验内容 (3)

1.3 实验仪器及元件 (3)

2.1 实验原理及电路图 (3)

2.2 实验过程及结果记录 (4)

2.3 实验结果分析 (6)

3.1 思考 (6)

3.2 收获感想 (6)

B A B A

⊕=1.1 实验目的

1、掌握MAX ＋PLUS Ⅱ开发软件的安装和使用方法，能够初步运用此软件进行程序的编写、编译、逻辑综合和优化，以及进行功能和时序仿真

2、掌握利用此软件进行程序的下载和适配以及与EDA 实验开发箱相结合进行硬件验证的方法

3、掌握半加与全加的原理

1.2 实验内容

1、熟知MAX+plusII 设计流程

2、设计一个半加器和一个全加器

1.3 实验仪器及元件

半加器：2个input A 、B ；一个AND2；一个XOR ；两个output 。

全加器：3个input ain 、bin 、cin ；两个设计好的半加器元件；一个OR2；两个output 。

2.1 实验原理及电路图

半加器原理：只求本位和，不考虑低位的进位。实现半加操作的电路叫做半加器。状态表

A 、

B 为两个加数，

C 为向高位的进位，C=AB ， S 为半加和。

全加器原理：加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路叫做全加器。

Ci-1：来自低位的进位 Ci ：来自高位的进位

2.2 实验过程及结果记录

半加器基本实验步骤：

为本项工程设计建立文件夹（文件夹名不能用中文和空格），文件夹取名adder ；打开MAX+PLUS II ，输入设计项目和存盘，新建设计文件，选择打开原理图编辑器；

实验1 原理图输入设计8位全加器

11电子2班邓嘉明学号：201124121228

实验目的：熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA 软件进行电子线路设计的详细流程实验工具：Quartus Ⅱ8.0 实验步骤：

（1）工程设计步骤：

（2）八位全加器设计步骤：

实验内容：

一、一位半加器

（1）原理图设计：如图

1-1

图1-1一位半加器原理图

（2）综合

一位半加器综合报告：如图1-2

图1-2 一位半加器综合报告图

流动状态软件版本修复名称顶层文件器件系列

所有逻辑资源

所有寄存器所有引脚所有虚拟引脚所有存储器器件型号时间模型

（3）功能仿真

半加器功能仿真波形图：如图1-3

图1-3半加器波形仿真图

半加器理论的结果：如表1-1

结论：图

所以波形图仿真时成功的。

（4）时序仿真

半加器时序仿真波形图：如图1-4

图1-4 半加器时序仿真波形图

结论：时序仿真没有出现毛刺，只能说明这次试验比较幸运。

延时情况：如图1-5

注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）

图1-5 半加器时序仿真延时情况

（5）封装

一位半加器的封装：如图1-6

图1-6 一位半加器封装

二、一位全加器

（1）一位全加器原理图设计：如图2-1

图2-1 一位全加器原理图

（2）综合

一位全加器综合报告：如图2-2

图2-2 一位全加器综合报告

（3）功能仿真

一位全加器功能仿真波形图：如图

2-3

果，所以波形图仿真时成功的。

半加器电路设计

半加器是一种基本的数字电路，用于将两个二进制位相加并产生一个和位和一个进位位。半加器电路可以通过逻辑门实现。以下是一个基本的半加器电路设计：

1. 确定输入和输出位数：根据要相加的二进制位数确定输入和输出的位数。对于一个半加器，有两个输入位和两个输出位。

2. 设计进位输出逻辑：进位输出位表示两个输入位相加是否会产生进位。可以使用一个与门来实现进位逻辑。将两个输入位连接到与门的输入端，进位输出位连接到与门的输出端。

3. 设计和输出逻辑：和输出位表示两个输入位的和。可以使用一个异或门来实现和逻辑。将两个输入位连接到异或门的输入端，和输出位连接到异或门的输出端。

4. 验证电路功能：使用逻辑表或真值表验证电路的功能。确保半加器可以正确地将两个输入位相加并产生正确的和位和进位位。

完成上述步骤后，就可以将半加器电路实现为实际的电路布局，并进行测试和验证。

半加器、全加器实验指导书任务书

组合逻辑电路

半加器、全加器组装与测试

【实训目的】

1.掌握组合逻辑电路的功能测试。

2.用与非门、或非门设计实现半加器和全加器。

3.掌握数字电路集成芯片测试及示波器的使用方法。

4.了解74LS00、74LS86芯片的内部结构和功能。

5.进一步熟悉逻辑电路的设计和建立过程。

【制作安全规范】

请每位同学阅读本题后，在后续的操作中严格遵守各条规范。

1.操作前，先清点和检查元件、工具及耗材等。

2.在操作过程中，注意设备和元件的规范放置，并规范使用万用表。

3.焊接时，注意焊接的用电安全，保护人身安全。

4.在电路板的指定处填写姓名，学号。

【元件清单】

图1是本次课制作的电路的原理图（见后），表1是电路制作所用元件的清单。请用

图1和表1对元件包中的元件进行对照清点。请大家注意，如果表1中所列元件在元件

包中确有缺失，请举手向老师反映。另外，元件包中的多余元件，作为备用元件，在制作过

程中保管好，不得遗失！

表1元件清单

半加器、全加器

序号器件类型器件参数图中标号数量12P接插件HDR-1X25V1 2发光二极管3MM红色L1,L2,L3,L4,L5,L66 4直插色环电阻390R2、R3、R5-R119 5直插色环电阻1K R1,R42 67*7自锁开关KET7X7S1,S22 72路编码开关CSW-2P SW11 83路编码开关CSW-3P SW21 9与非门74LS00U1,U32

10异或门74LS86U2,U4212座子座子DIP14U1-U44

PCB 板子

PCB

板子

【实训内容及测试】

一、半加器设计1、半加器分析：

数字逻辑电路设计实验教案_赵蕙

实验一半加器和全加器I

实验平台

实验要求

使用TTL 小规模集成电路芯片74LS00搭建半加器电路和全加器电路，电路的输入接实验平台开关，电路输出接实验平台的发光管。希望同学们能够通过实验掌握使用基本门电路设计实现数字电路的方法。

实验原理

在数字电路中，门电路就是用来实现基本逻辑关系的电路，比如这个实验中的半加器和全加器。最基本的门电路是与门、或门和非门，由这些门可以组合成其它的逻辑电路。门电路最初由分立元件组成，集成电路出现后，我们现在使用的门电路都是集成门电路。

半加器：完成两个一位二进制数的相加而求得“和”及“进位”。

全加器：当多位二进制数相加时，高位的相加运算除了要将本位的加数和被加数相加以外，还要考虑低位是否有向该位的进位。全加器完成将两个一位的二进制数相加，并考虑低位来的进位，相当于三个一位二进制数相加的电路。

实验步骤

1．设计

根据半加器和全加器列出真值表，写出输出函数，因为实验要求使用“与非门”实现，将输出函数转换为“与非门”形式，画出使用与非门实现半加器和全加器的电路图。

半加器与非门电路全加器与非门电路

连线

所用芯片的Vcc 连起来接+5V ；所用芯片的GND 连起来接地（GND ）。

电路的输入接实验平台开关，电路的输出接实验平台的发光管。

实验提供的74LS00芯片逻辑与引脚图如下。每块芯片中有四组 2 输入端与非门（正逻辑），根据步骤1设计的电路图，搭建半加器电路需要5个与非门（可使用2块74LS00芯片），搭建全

加器电路需要9个与非门（可使用3块74LS00芯片）。

EDA技术实验

EDA实验向导： 1位半加器的设计

一、实验目的

1．掌握Quartus II软件设计流程。

2．熟悉原理图输入设计方法。

二、实验原理

1位半加器可以用一个与门、一个异或门组成。设加数和被加数分别为a、b，和为so、进位co，则半加器表达式为：co=a and b；so=a xor b。

三、实验仪器

1．计算机（预装Quartus II软件）

2．EDA技术实验箱。

四、实验内容

1．为本项工程设计建立一个文件夹

任何一项设计都是一项工程（Project),都必须首先为此工程建立一个放置与此工程相关的文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library)。一般不同的设计项目最好放在相应的文件夹中，注意，一个设计项目可以包含多个设计文件。例如，本项设计的文件夹取名为h_adder，路径为E:\ h_adder。

2．输入设计项目

在Quartus II主窗口，从“File”菜单下选择“New Project Wizard…”，出现如图2.1所示的建立新设计项目的对话框。在对话框的第一栏中输入设计项目所在的文件夹名；在第二栏中输入新的设计项目名；在第三栏中输入设计系统的底层项目名，如果没有底层项目，或者暂时不考虑，则第三栏中的项目名和第二栏相同。

图2.1 建立新设计的项目对话框

3．输入设计文件

在Quartus II主窗口，选择“File”主菜单下的“New…”命令，出现如图2.2所示的输入方式选择窗口，选择“Block Diagram/Schematic”(模块/原理图文件)输入方式后，进入图形编辑窗口，其界面如图2.3所示，这时便可以输入设计电路了。

数字逻辑实验报告。利用逻辑门构成半加器和全加器,设计一个2位并行加法器

数字逻辑实验报告

实验项目利用逻辑门构成半加器和全

加器，设计一个2位并行加

法器

实验时间2019.11.13

实验目的通过实验学会设计加法器.

实验环境

硬件环境；实验板型号 Basys3 。

软件环境：Windows 64位；Vivado 2014.2

实验内容及步骤（含电路原理图/Verilog 程序、管脚分配、仿真结果等；扩展内容也列入本栏）实验内容：用vivado设计一个 2 位并行加法器：使用逻辑门实现一个半加器级联一个全加器构成两位并行加法器。

实验步骤：

1.由图分析输入，一共有4个输入（两个两位数的低位a0_in、b0_in，两个

两位数的高位a1_in、b1_in），3个输出（s0为低位相加的和，s1为高位相加的和，c_out为进位），需要异或门3个，与门3个，或门1个。

2.创建新的工程，加载IP核。

3.在 Project Navigator 下的 IP Integrator 下，点击 Create Block

Design，创建新的 Block Design，根据上面的分析添加基本门电路、输入输出端口并连线。

加法器的BD设计图

4.完成原理图设计后，生成顶层文件和HDL代码文件。

5.到 I/O PLANNING界面下方的I/O ports 窗口中将设计端口与 FPGA 引脚

进行关联，在site栏将a0_in、a1_in、b0_in、b1_in、c_out、s0、s1分别设置为V16、V17、W16、W17、U16、E19、U19；I/O std 栏均设为 LVCMOS33。

实验3.2.2管脚约束图

计算机组成原理-半加器实验报告

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：半加器和全加器设计开发

院（系）：

专业：

班级：

学号：

姓名：

指导教师：

完成日期：

1.1实验目的 (3)

1.2 实验内容 (3)

1.3 实验仪器及元件 (3)

2.1 实验原理及电路图 (3)

2.2 实验过程及结果记录 (4)

2.3 实验结果分析 (6)

3.1 思考 (6)

3.2 收获感想 (6)

B A B A

⊕=1.1 实验目的

1、掌握MAX ＋PLUS Ⅱ开发软件的安装和使用方法，能够初步运用此软件进行程序的编写、编译、逻辑综合和优化，以及进行功能和时序仿真

2、掌握利用此软件进行程序的下载和适配以及与EDA 实验开发箱相结合进行硬件验证的方法

3、掌握半加与全加的原理

1.2 实验内容

1、熟知MAX+plusII 设计流程

2、设计一个半加器和一个全加器

1.3 实验仪器及元件

半加器：2个input A 、B ；一个AND2；一个XOR ；两个output 。

全加器：3个input ain 、bin 、cin ；两个设计好的半加器元件；一个OR2；两个output 。

2.1 实验原理及电路图

半加器原理：只求本位和，不考虑低位的进位。实现半加操作的电路叫做半加器。状态表

A 、

B 为两个加数，

C 为向高位的进位，C=AB ， S 为半加和。

全加器原理：加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路叫做全加器。

Ci-1：来自低位的进位 Ci ：来自高位的进位

2.2 实验过程及结果记录

半加器基本实验步骤：

(VHDL实验报告)一位半加器,全加器的设计

一位半加器，全加器设计
A
1
二、实验目的
1、掌握一位二进制半加器与全加器的原理。 2、进一步熟悉 QUARTUSII 软件的使用方法和
VHDL 输入。 3、掌握元件例化语句的使用。 4、学习从设计文件到模块符号的创建过程。
A
2
三、实验原理
（1）半加器两输入，两输出。其电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。其真值如下图所示（S为和输出，C为进位输出）：
实验箱上拨动开关档位在下方时表示其输出为低电平，反之
输出市电平；当FPGA与其对应的端口为高电平时LED就会发光，反
之LED灯灭。其拨动开关与FPGA管脚的连接表以及LED灯与FPGA管
脚连接表如下两图所示：
A
6ቤተ መጻሕፍቲ ባይዱ
五、实验步骤
（一）半加器的设计
1、建立工程文件
1）运行QUARTUSII 软件。
2）选择软件中的菜单 File>New Project Wizard，新建一个工程。
其方法为：在建立的文本文件(VHDL半加器代码)中，选择 Create/Update--Create Symbol for Current File，点击确定，即可创建一个代表刚才打开的设计文件功能的符号（.bsf）。模块文件创建完成后，再新建一个图形编辑文件，打开图形编辑器对话框。在图形编辑器窗吕的工件区双击鼠标左键，或点击图中的符号工具按钮，或选择菜单Edit--Insert Symbol...。在Symbo对话框中的Project 项下会出现前面创建的半加器模块符号文件，我们就可以对其进行调用。本次实验要用到两个半加器模块和一个或门模块，再对其连接起来，并定义端口。结果如下图所示：

半加器、全加器的电路设计实现

A B
2
百度文库=1
3
4 5 =1
6
Si
7486N
1 2
&
7486N
4 3 5
&
6 10
9
&
Ci
8
7400N
7400N
7400N
全加器逻辑功能测试
输入 A
0 0
输出 C
0 1
B
0 0
Si
Ci
0
0
1
1
0
1
1
1 1 1
0
0 1 1
0
1 0 1
3.3 半加器电路设计
（1）用与非门实现逻辑电路图。（2）自拟表格验证。
3、实验内容
3.1 半加器功能测试
S A B C AB
A B S
=1
输入 A B S
输出 C
7486N 300 Ω C
&
0
0 1 1
0
1 0 1
7400N
7404N 300 Ω
3.1半加器功能测试
3.2 全加器逻辑功能测试
Si Ai Bi Ci 1
1
Ci ( Ai Bi )Ci 1 Ai Bi
实验2
半加器、全加器的电路设计实现
1、实验目的

半加器原理图实验报告

预习报告

实验名称半加器原理图学号姓名

指导老师

一、实验目的

1.学习和掌握半加器全加器的工作原理和设计方法。

2. 熟悉EDA工具Quartus II 的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

3.掌握组合逻辑电路的设计方法，理解组合电路的特点

二、实验仪器设备

仪器设备名称规格型号编号备注QuartusII

Quartus II 编译器

三、实验原理

两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。A表示被加数，B表示加数，S表示半加和，co表示向高位的进位。

四、实验内容(VHDL语言代码和仿真波形截图及文字分析)

1.建立工作库文件夹和编辑设计文件

（1）新建一个文件夹。本项设计的路径为e:\lxh\eda\bjq。注意，文件夹名不能用中文，也最好不要用数字。

（2）输入原理图，打开Quartusll,选择菜单File-->New。在New窗口中的Design Files中选择“Block Diagram/Schematic Files”。然后在编译窗中输入半加器的原理图。

( 3 )文件存盘。选择File——>Save As命令，找到已设立的文件夹e:\lxh\eda\bjq,存盘文件名为bjq.bdf。当出现问句“Do you want to create...”时，若单击“是”按钮，则直接进入创建工程流程。若单击“否”按钮，可按以下的方法进入创建工程流程。

2.创建工程

（1）打开建立新工程管理窗。选择菜单File→New Preject Wizard命令，即弹出“工程设置”对话框。点击“next”单击此对话框最上一栏右侧的“…”按钮，找到文件夹E:\LXH\EDA\bjq，选中已存盘的文件bjq.bdf，再单击“打开”按钮。其中第一行的 E:\LXH\EDA\bjq表示工程所在的工作库文件夹；第二行的bjq表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件作为工程名，第三行是具体的文件名，这里即为 bjq。

半加器电路设计实验报告

一、引言

半加器是数字电路中最基本的逻辑电路之一，用于实现两个二进制位的相加操作。在本实验中，我们将设计并实现一个半加器电路，通过对其进行测试和分析，加深对数字电路和逻辑门的理解。

二、实验目的

1. 掌握半加器的工作原理和实现方法；

2. 学习使用逻辑门实现半加器电路；

3. 熟悉数字电路的测试方法和电路分析。

三、实验器材与元件

1. 集成电路芯片：7400、7402、7432；

2. 连接线、示波器、电源等。

四、实验原理

半加器是由两个逻辑门组成的电路，分别是异或门（XOR）和与门（AND）。异或门用于计算两个二进制位的和值，而与门用于计算进位值。半加器的输入为两个二进制位A和B，输出为和值S和进位值C。

五、电路设计

1. 将7400芯片引脚1和2接地，引脚3和4分别连接输入二进制

位A和B；

2. 将7400芯片引脚5连接到7432芯片引脚1，并将7400芯片引脚6连接到7432芯片引脚2；

3. 将7432芯片引脚3连接到输出和值S，7432芯片引脚4连接到输出进位值C。

六、实验步骤

1. 按照上述电路设计进行连线，确保连接正确无误；

2. 将输入二进制位A和B设置为不同的值，观察输出和值S和进位值C；

3. 使用示波器检测输出信号，并进行分析。

七、实验结果与分析

根据实验步骤中的设计和操作，我们可以得到不同输入情况下的输出结果。当输入A和B均为0时，输出和值S为0，进位值C也为0；当输入A为0，B为1时，输出和值S为1，进位值C为0；当输入A为1，B为0时，输出和值S为1，进位值C为0；当输入A和B均为1时，输出和值S为0，进位值C为1。

实验一原理图法设计一位全加器

一．实验目的

1．学习并掌握QUARTUS II 软件的基本操作。

2．学习在QUARTUS II下用原理图输入法设计简单逻辑电路与功能仿真的方法。

二．实验仪器设备

1．PC机一台

2．QUARTUS II 6.0。

三．实验要求

1．预习教材中的相关内容，画出一位全加器的原理图。

2．学习QUARTUS II软件的使用。

3．用图形输入方式完成电路设计，编译、仿真。

四．实验内容及参考实验步骤

一、设计输入

1、开机，进入QUARTUS II。

2、为本工程设计建立一个文件夹。

3、建立半加器设计文件。选择File菜单之New项，选择文件类型，本设计选择

Block Diagram /Schematic File ,建立一个图形编辑文件.

4、输入元器件。在图形编辑区右击鼠标，选择Insert , Symbol 项。从Symbol Libraries项中选择primitives库，然后选择相应的元件和输入输出引脚。（或直接在Symbol Name 中输入所需元件的名称进行选取）。

5、连接。将各元件用鼠标按图1连接。

图1 半加器原理图

6、输入引脚名称。在引脚的PIN_NAME处左键双击使之变黑，键入引脚名称。

7、保存文件。选择File菜单之Save项,将文件存入本工程文件夹内。

二、创建工程并编译

1、创建一个新的工程，将半加器文件加入工程。

2、编译。点击Start Compilation按钮进行编译。如果发现错误，改正后再次编

译。

三、仿真

1、建立波形文件。选择File菜单之New项，选择Other Fles中的Vector Waveform File文件类型，建立一个波形文件

实验一半加器的设计

全加器与半加器原理及电路设计

半加器和全加器的设计

实验一半加器全加器实验报告

计算机组成原理-半加器实验报告

实验1 原理图输入设计8位全加器

半加器电路设计

半加器、全加器 实验指导书 任务书

数字逻辑电路设计实验教案_赵蕙

EDA技术实验

数字逻辑实验报告。利用逻辑门构成半加器和全加器,设计一个2位并行加法器

计算机组成原理-半加器实验报告

(VHDL实验报告)一位半加器,全加器的设计

半加器、全加器的电路设计实现

半加器原理图实验报告

半加器电路设计实验报告

实验一 原理图法设计一位全加器

半加器、全加器实验指导书任务书

实验一原理图法设计一位全加器