数字闹钟的FPGA实现(Verilog)

闹钟的FPGA实现一．设计目的及总述：本次实验选择用FPGA实现一个闹钟。

它的功能有：1.时钟2.可以用按键快慢调整时钟时间3.可以设定闹钟并在时间到达设定闹钟时间时响起卡农音乐一分钟4.整点报时，响一声来报时系统一共有五个按键，分别命名为switch_mode,switch_enter，switch_pick,switch_down，switch_up。

时钟，调时，设定闹钟通过LCD1602进行显示，整点报时声和闹钟声通过蜂鸣器发出。

其中：本次实验的闹钟用Verilog语言进行设计，由于实验在Xilinx开发板上LCD1602显示模块几经调试显示都有问题，而实验的截止日期又极其接近了故最后选择在我购买的Altera 开发板上进行实现。

由于Altera公司FPGA使用Quartus II软件进行编译下载，所以把原来在ISE软件上以schematic方式实现的顶层原理图对应自动生成的verilog代码更改后添加进Quartus工程中使用。

所需要的修改仅为将顶层原理图中的OR2例化语句改为or（输出，输入1，输入2），并把系统时钟设为50MHZ，其他各模块代码不需进行更改。

二．仿真过程在几经更改之下，更由于在两种系统下的调试，使得仿真变得难以进行，此次试验针对各模块（不包括分频模块：fre_divider）的仿真结果难以找到了而且ISE9.1i十分难用，经常报各种错，因此在这里只选择其中比较重要的控制模块（controller）和时钟模块（timer）,调时（快慢）模块（time_adjust）的仿真结果以说明本实验的仿真过程。

Controller:Timer:Time_adjust:三．系统总图即各模块Verilog代码和说明（参考对代码的详细注释）：1.各模块之间连线图和对应的Verilog代码：Clock.v:module clock(clk_50m, //在本次实验所用的Altera开发版上，系统时钟为50MHZ rst, //复位键switch_down, //向下调整，设定switch_enter, //确认完成调整，设定switch_mode, //选择系统出于何种模式：时钟，调时，设定闹钟switch_pick, //选择调整，设定的对象：时，分，秒// switch_up, //向上调整，设定beep, //蜂鸣器lcd_d, //lcd1602 d7-d0管脚lcd_e, //lcd1602 en管脚lcd_rs, //lcd1602 rs管脚lcd_rw); //lcd1602 rw管脚input clk_50m;input rst;input switch_down;input switch_enter;input switch_mode;input switch_pick;//input switch_up;output beep;output [7:0] lcd_d;output lcd_e;output lcd_rs;output lcd_rw;//以下声明的线型量用于连接系统各模块 wire [7:0] XLXN_4;wire [7:0] XLXN_5;wire [7:0] XLXN_6;wire [7:0] XLXN_7;wire [7:0] XLXN_8;wire [7:0] XLXN_9;wire [7:0] XLXN_10;wire [7:0] XLXN_11;wire [2:0] XLXN_14;wire XLXN_15;wire XLXN_16;wire XLXN_17;wire XLXN_19;wire [5:0] XLXN_20;wire [5:0] XLXN_21;wire [5:0] XLXN_22;wire XLXN_24;wire [5:0] XLXN_33;wire [5:0] XLXN_34;wire XLXN_36;wire [5:0] XLXN_37;wire [5:0] XLXN_39;wire [5:0] XLXN_40;wire XLXN_50;wire XLXN_51;reg clk_25m;wire switch_up;assign switch_up=1;//由于系统本身是设计在实验室的板子上（25MHZ）上，所以现在把50MHZ系统时钟//二分频得到25MHZ时钟，这样就不用更改各子模块always@(posedge clk_50m)beginif(!rst)clk_25m<=0;elseclk_25m<=~clk_25m;end//控制模块，控制系统出于三种状态之一：时钟，调时，设定闹钟。

用switch_mode按键//选择状态。

当设定闹钟或者调时完成时按下switch_enter表示完成操作。

如果系统出于调//时状态会使得输出time_adjust_enable有效，此时调时模块就可以响应调时用的按键了。

//当此时按下switch_enter按键后系统会发出持续1.5秒的time_adjust_enter信号使得时钟//模块把当年时间设定为调整的时间。

系统处于设定闹钟状态时clock_set有效，闹钟设定//模块响应设定闹钟的按键。

controller XLXI_2 (.clk_2hz(XLXN_24),.rst(rst),.switch_enter(switch_enter),.switch_mode(switch_mode),.clock_set(XLXN_15),.mode(XLXN_14[2:0]),.time_adjust_enable(XLXN_16),.time_adjust_enter(XLXN_17));//时钟模块，完成时钟功能，可根据控制模块的控制信号把时钟调整模块的输出时间设定//为时钟当前时间。

timer XLXI_3 (.clk_sec(XLXN_19),.rst(rst),.time_adjust_enter(XLXN_17),.time_adjust_hou(XLXN_22[5:0]),.time_adjust_min(XLXN_21[5:0]),.time_adjust_sec(XLXN_20[5:0]),.timer_hou(XLXN_33[5:0]),.timer_min(XLXN_34[5:0]),.timer_sec(XLXN_37[5:0]));//时钟调整模块，根据控制模块的控制进行响应调整时间。

当switch_down或switch_up长//时间按下时，调整的步幅会逐渐加大，但迫近0值时会改为1的步幅。

如果短按则每按//一下改变一个单位。

本模块输出的时间不仅输入进时钟模块而且输入进选择输出模块以//方便调整时钟时用LCD1602显示调整的时间。

time_adjust XLXI_4 (.clk_2hz(XLXN_24),.rst(rst),.switch_down(switch_down),.switch_pick(switch_pick),.switch_up(switch_up),.time_adj_enable(XLXN_16),.hour(XLXN_22[5:0]),.min(XLXN_21[5:0]),.sec(XLXN_20[5:0]));//闹钟设定模块，功能与时钟调整模块相似，只是对象时闹钟时间而不是时钟时间。

同样//输出给选择输出模块。

clock_set XLXI_5 (.clk_2hz(XLXN_24),.clock_set(XLXN_15),.rst(rst),.switch_down(switch_down),.switch_pick(switch_pick),.switch_up(switch_up),.clock_hour(XLXN_40[5:0]),.clock_min(XLXN_39[5:0]));//整点报时模块，每到整点时发出一秒的滴声。

hour_alarm发出声音。

hour_alarm XLXI_6 (.clk_sec(XLXN_19),.clk_25m(clk_25m),.rst(rst),.timer_min(XLXN_34[5:0]),.timer_sec(XLXN_37[5:0]),.hour_alarm(XLXN_51));//分频模块，输入25MHZ信号，输出1HZ，2HZ，4HZ信号fre_divider XLXI_9 (.clk_25m(clk_25m),.rst(rst),.clk_sec(XLXN_19),.clk_2hz(XLXN_24),.clk_4hz(XLXN_36));//闹钟发生模块，当时钟的输出和闹钟设定模块设定好的时间相同（时，分）时发出持//续1分钟的卡农音乐。

音乐来自于网络，把右手主旋律编程进来所得。

clock_alarm信号//和整点报时的hour_alarm信号进行或后输出给蜂鸣器。

clock_alarm XLXI_10 (.clk_sec(XLXN_19),.clk_4hz(XLXN_36),.clk_25m(clk_25m),.clock_hou(XLXN_40[5:0]),.clock_min(XLXN_39[5:0]),.rst(rst),.timer_hou(XLXN_33[5:0]),.timer_min(XLXN_34[5:0]),.clock_alarm(XLXN_50));//lcd显示模块，输入为8个字符，成00：00：00的形式。

本模块负责把输入的字符按照时//序要求输出给LCD1602器件以实时显示。

lcd XLXI_12 (.clk_25m(clk_25m),.datain0(XLXN_4[7:0]),.datain1(XLXN_5[7:0]),.datain2(XLXN_6[7:0]),.datain3(XLXN_7[7:0]),.datain4(XLXN_8[7:0]),.datain5(XLXN_9[7:0]),.datain6(XLXN_10[7:0]),.datain7(XLXN_11[7:0]),.rst(rst),.lcd_d(lcd_d[7:0]),.lcd_e(lcd_e),.lcd_rs(lcd_rs),.lcd_rw(lcd_rw));//或门，把整点报时和闹钟的声音或之后输出给蜂鸣器or XLXI_13 (beep,XLXN_50,XLXN_51);//选择输出模块，根据控制模块判定现在系统所处的状态。

如果时时钟状态则把时钟的时//间输出给LCD显示模块，如果时调整时钟状态则把调整时间输出给lcd显示模块，如果时//闹钟设定状态则把闹钟时间输出给lcd显示模块。

output_pick XLXI_15 (.clock_hour(XLXN_40[5:0]),.clock_min(XLXN_39[5:0]),.mode(XLXN_14[2:0]),.timer_hou(XLXN_33[5:0]),.timer_min(XLXN_34[5:0]),.timer_sec(XLXN_37[5:0]),.time_adjust_hour(XLXN_22[5:0]),.time_adjust_min(XLXN_21[5:0]),.time_adjust_sec(XLXN_20[5:0]),.data0(XLXN_4[7:0]),.data1(XLXN_5[7:0]),.data2(XLXN_6[7:0]),.data3(XLXN_7[7:0]),.data4(XLXN_8[7:0]),.data5(XLXN_9[7:0]),.data6(XLXN_10[7:0]),.data7(XLXN_11[7:0]));endmodule2.各模块的verilog代码（说明参考注释）1).fre_divider分频模块：module fre_divider(clk_25m,rst,clk_sec,clk_2hz,clk_4hz);input clk_25m,rst;output clk_sec,clk_2hz,clk_4hz;reg clk_sec,clk_2hz,clk_4hz;reg [23:0] counter_clk_sec;reg [22:0] counter_clk_2hz;reg [21:0] counter_clk_4hz;always@(posedge clk_25m)beginif(!rst)begincounter_clk_sec<=0;clk_sec<=0;endelsebeginif(counter_clk_sec<1249_9999)counter_clk_sec<=counter_clk_sec+1;elsebeginclk_sec<=~clk_sec;counter_clk_sec<=0;endendendalways@(posedge clk_25m)beginif(!rst)begincounter_clk_4hz<=0;clk_4hz<=0;endelsebeginif(counter_clk_4hz<312_4999)counter_clk_4hz<=counter_clk_4hz+1;elsebeginclk_4hz<=~clk_4hz;counter_clk_4hz<=0;endendendbeginif(!rst)begincounter_clk_2hz<=0;clk_2hz<=0;endelsebeginif(counter_clk_2hz<624_9999)counter_clk_2hz<=counter_clk_2hz+1;elsebeginclk_2hz<=~clk_2hz;counter_clk_2hz<=0;endendendendmodule2).controller控制模块：module controller(clk_2hz,rst,switch_mode,switch_enter,mode,time_adjust_enable,time_adjust_enter,clock_set);input clk_2hz,rst,switch_mode,switch_enter; //inputoutput [2:0] mode; //outputoutput time_adjust_enable,time_adjust_enter,clock_set;reg [2:0] mode;parameter s0=3'd0, //时钟状态s1=3'd1,//时钟调整状态s2=3'd2,//闹钟设定状态s3=3'd3,//时钟调整状态时调整完时钟，按下确认键为了使//time_adjust_enter信号高电平持续1.5秒方便timer时钟模块调整时间而设计的调整//时间确认延迟状态，三个状态即可使信号持续1.5秒s4=3'd4,//同上，下同s5=3'd5;//beginif(!rst)mode<=s0;elsebegincase(mode)s0:if({switch_mode,switch_enter}==2'b01)mode<=s1;elsemode<=s0;s1:case({switch_mode,switch_enter})2'b01:mode<=s2;2'b10:mode<=s3;default:mode<=s1;endcases2:case({switch_mode,switch_enter})2'b01,2'b10:mode<=s0;default:mode<=s2;endcases3://使time_adjust_enter持续1.5秒mode<=s4;s4://同上mode<=s5;s5: //同上，三个状态即可用时1.5秒mode<=s0;default:mode<=s0;endcaseendendassign time_adjust_enable=(mode==s1);assign time_adjust_enter=(mode==s3)||(mode==s4)||(mode==s5); assign clock_set=(mode==s2);endmodule3).timer时钟模块：module timer(clk_sec,rst,time_adjust_enter,time_adjust_hou,time_adjust_min,time_adjust_sec,timer_hou,timer_min,timer_sec);input clk_sec,rst,time_adjust_enter;input [5:0] time_adjust_hou,time_adjust_min,time_adjust_sec;output [5:0] timer_hou,timer_min,timer_sec;reg [5:0] timer_hou,timer_min,timer_sec;always@(posedge clk_sec or negedge rst) //clk_sec is too long so use rst's negedge to active reset actionbeginif(!rst)begintimer_hou<=0;timer_min<=0;timer_sec<=0;endelse if(time_adjust_enter)begintimer_hou<=time_adjust_hou;timer_min<=time_adjust_min;timer_sec<=time_adjust_sec;endelse if(timer_sec<59)timer_sec<=timer_sec+1;elsebegintimer_sec<=0;if(timer_min<59)timer_min<=timer_min+1;elsebegintimer_min<=0;if(timer_hou<23)timer_hou<=timer_hou+1;elsetimer_hou<=0;endendendendmodule4).time_adjust时钟调整模块：module time_adjust(clk_2hz,rst,time_adj_enable,switch_pick,switch_up,switch_down,hour,min,sec);input clk_2hz,rst,time_adj_enable,switch_pick,switch_up,switch_down;output [5:0] hour,min,sec;reg [5:0] hour,min,sec;reg [1:0] hour_min_sec_pick;reg [4:0] counter_switch_up,counter_switch_down;//本always语句块响应各按键，switch_pick选择时分秒，switch_up,down调整时间。