EDA技术与应用第9章 数字设计实例
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2023年EDA技术与VHDL第二版（潘松著）课后习题答案下载EDA技术与VHDL第二版（潘松著）课后答案下载第1章 EDA技术概述1.1 EDA技术及其发展1.1.1 EDA技术的发展1.1.2 EDA技术的涵义1.1.3 EDA技术的基本特征1.2 EDA技术的主要内容及主要的EDA厂商1.2.1 EDA技术的主要内容1.2.2 主要EDA厂商概述1.3 EDA技术实现目标1.3.1 超大规模可编程逻辑器件1.3.2 半定制或全定制ASIC1.3.3 混合ASIC1.4 EDA技术应用1.4.1 EDA技术应用形式1.4.2 EDA技术应用场合1.5 EDA技术的发展趋势1.5.1 可编程器件的发展趋势1.5.2 软件开发工具的发展趋势1.5.3 输入方式的发展趋势__小结思考题和习题第2章大规模可编程逻辑器件2.1 可编程逻辑器件概述2.1.1 PLD的'发展进程2.1.2 PLD的种类及分类方法2.2 简单可编程逻辑器件2.2.1 PLD电路的表示方法及有关符号 2.2.2 PROM基本结构2.2.3 PLA基本结构2.2.4 PAL基本结构2.2.5 GAL基本结构2.3 复杂可编程逻辑器件2.3.1 CPLD基本结构2.3.2 Altera公司器件2.4 现场可编程逻辑器件2.4.1 FPGA整体结构2.4.2 Xilinx公司FPGA器件2.5 在系统可编程逻辑器件2.5.1 ispLSl/pLSl的结构2.5.2 Lattice公司ispLSI系列器件 2.6 FPGA和CPLD的开发应用2.6.1 CPLD和FPGA的编程与配置2.6.2 FPGA和CPLD的性能比较2.6.3 FPGA和CPLD的应用选择__小结思考题和习题第3章 EDA设计流程与开发3.1 EDA设计流程3.1.1 设计输入3.1.2 综合3.1.3 适配3.1.4 时序仿真与功能仿真3.1.5 编程下载3.1.6 硬件测试3.2 ASIC及其设计流程3.2.1 ASIC设计方法3.2.2 一般的ASIC设计流程3.3 可编程逻辑器件的开发环境 3.4 硬件描述语言3.5 IP核__小结思考题和习题第4章硬件描述语言VHDL4.1 VHDL概述4.1.1 VHDL的发展历程4.1.2 VHDL的特点4.2 VHDL程序基本结构4.2.1 实体4.2.2 结构体4.2.3 库4.2.4 程序包4.2.5 配置4.3 VHDL基本要素4.3.1 文字规则4.3.2 数据对象4.3.3 数据类型4.3.4 运算操作符4.3.5 VHDL结构体描述方式 4.4 VHDL顺序语句4.4.1 赋值语句4.4.2 IF语句4.4.3 等待和断言语句4.4.4 cASE语句4.4.5 LOOP语句4.4.6 RETIARN语句4.4.7 过程调用语句4.4.8 REPORT语句4.5 VHDL并行语句4.5.1 进程语句4.5.2 块语句4.5.3 并行信号代人语句4.5.4 并行过程调用语句4.5.5 并行断言语句4.5.6 参数传递语句4.5.7 元件例化语句__小结思考题和习题第5章 QuartusⅡ软件及其应用5.1 基本设计流程5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程5.1.3 编译前设计5.1.4 全程编译5.1.5 时序仿真5.1.6 应用RTL电路图观察器5.2 引脚设置和下载5.2.1 引脚锁定5.2.2 配置文件下载5.2.3 AS模式编程配置器件5.2.4 JTAG间接模式编程配置器件5.2.5 USBBlaster编程配置器件使用方法 __小结思考题和习题第6章 VHDL应用实例6.1 组合逻辑电路设计6.1.1 基本门电路设计6.1.2 译码器设计6.1.3 数据选择器设计6.1.4 三态门设计6.1.5 编码器设计6.1.6 数值比较器设计6.2 时序逻辑电路设计6.2.1 时钟信号和复位信号6.2.2 触发器设计6.2.3 寄存器和移位寄存器设计6.2.4 计数器设计6.2.5 存储器设计6.3 综合实例——数字秒表的设计__小结思考题和习题第7章状态机设计7.1 一般有限状态机7.1.1 数据类型定义语句7.1.2 为什么要使用状态机 7.1.3 一般有限状态机的设计 7.2 Moore型有限状态机设计 7.2.1 多进程有限状态机7.2.2 单进程有限状态机7.3 Mealy型有限状态机7.4 状态编码7.4.1 状态位直接输出型编码 7.4.2 顺序编码7.4.3 一位热码编码7.5 状态机处理__小结思考题和习题第8章 EDlA实验开发系统8.1 GW48型实验开发系统原理与应用8.1.1 系统性能及使用注意事项8.1.2 GW48系统主板结构与使用方法8.2 实验电路结构图8.2.1 实验电路信号资源符号图说明8.2.2 各实验电路结构图特点与适用范围简述8.3 GW48CK/GK/EK/PK2系统信号名与芯片引脚对照表 __小结思考题和习题第9章 EnA技术实验实验一：全加器的设计实验二：4位加减法器的设计实验三：基本D触发器的设计实验四：同步清零计数器的设计实验五：基本移位寄存器的设计串人/串出移位寄存器实验六：同步预置数串行输出移位寄存器的设计实验七：半整数分频器的设计实验八：音乐发生器的设计实验九：交通灯控制器的设计实验十：数字时钟的设计EDA技术与VHDL第二版（潘松著）：内容简介《EDA技术与VHDL》主要内容有Altera公司可编程器件及器件的选用、QuartusⅡ开发工具的使用;VHDL硬件描述语言及丰富的数字电路和电子数字系统EDA设计实例。
eda技术实用教程(第四版)课件9
实验与设计
9-1 乐曲硬件演奏电路设计
（1）实验目的： （2）实验原理：
实验与设计
9-1 乐曲硬件演奏电路设计
（1）实验目的： （2）实验原理：
实验与设计
9-1 乐曲硬件演奏电路设计
（3）实验内容1： （4）实验内容2： （5）实验内容3： （6）实验内容4： （7）实验内容5： （8）实验内容6： （9）实验内容7： （10）实验报告：5E+系统的演示文件： /KX_7C5EE+/EXPERIMENTs/EXP4_Music/。
EDA技术实用教程
第9章 VHDL结构与要素
9.1 实
体
9.1.1 实体语句结构
9.1 实
体
9.1.2 参数传递说明语句
9.1 实
体
9.1.2 参数传递说明语句
9.1 实
体
9.1.2 参数传递说明语句
9.1 实
体
9.1.3 参数传递映射语句
9.1 实
体
9.1.3 参数传递映射语句
9.1 实
3. WORK库
4. VITAL库
9.4 VHDL库
9.4.2 库的用法
9.5 VHDL程序包
9.5 VHDL程序包
9.5 VHDL程序包
EDA 技术实用教程 数字系统设计举例精品PPT课件
在上面的译码逻辑中，应
当包含消隐判断的条件句， 使相应消隐标识为1时，输 出“0000000”，消隐显示。
-
十进制计数器
模式还可以不是10， 是任何其它数，这样 级联起来组成计数器， 可以组成秒表等功能。
signal q: integer range 0 to 9; signal clk,p: bit; ... process(clk) begin if clk’EVENT and clk=‘ห้องสมุดไป่ตู้’ then
h5-h2，表示是否消隐。产生的逻辑如下：
h5<=‘1’ when q5=0 else ‘0’;
h4<=‘1’ when q4=0 and h5=‘1’ else ‘0’;
h3<=‘1’ when q3=0 and h4=‘1’ else ‘0’;
h2<=‘1’ when q2=0 and h3=‘1’ else ‘0’;
-
process(c2,clear) begin if clear=‘1’ then
q3<=0; elsif c2’EVENT and c2=‘1’ then
if q3=5 then q3<=0; c3<=‘1’;
else q3<=q3+1; c3<=‘0’;
end if; end if; end process;
-
process(c4,clear) begin if clear=‘1’ then
q5<=0; elsif c4’EVENT and c4=‘1’ then
if q5=5 then q5<=0;
else q5<=q5+1;
第9章 EDA技术及应用
9.1.1 EDA技术的涵义
• 狭义的EDA技术，就是指以大规模可编程逻辑器件为 设计载体，以硬件描述语言为系统逻辑描述的主要表 达方式，以计算机、大规模可编程逻辑器件的开发软 件及实验开发系统为设计工具，通过有关的开发软件 ，自动完成用软件方式设计电子系统，主要包括从硬 件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合 及优化、逻辑布局布线、逻辑仿真，直至对于特定目 标芯片的适配编译、逻辑映射、编程下载等工作，最 终形成集成电子系统或专用集成芯片的一门新技术， 或称为IES/ASIC自动设计技术。
兰州财经大学电子工程系
• 2. 逻辑综合 • 逻辑综合就是将设计者在EDA平台上编辑输入的文
本、图形描述，根据给定的硬件结构组件和约束控 制条件进行编译、优化、转换和综合，最终获得门 级电路甚至更底层的电路描述网表文件。综合后的 网表文件具有硬件可实现性。 • 3. 适配 • 适配又称结构综合器，它的功能是将逻辑综合产生 的网表文件配置于指定的目标器件中，使之产生最 终的下载文件，如JEDEC、Jam格式的文件。
兰州财经大学电子工程系
9.2 大规模可编程逻辑器件
• 可编程逻辑器件(Programmable Logic Devices，简称 PLD)是一种由用户编程以实现某种逻辑功能的新型逻辑 器件。
• PLD 经 历 了 从 PROM 、 PLA 、 PAL 、 GAL 到 FPGA 、 ispLSI等高密度PLD的发展过程。
原理图/HDL文本编辑
综合 逻辑综合器
FPGA/CPLD适配 结构综合器
FPGA/CPLD 编程下载
时序与功 能仿真
硬件测试
ቤተ መጻሕፍቲ ባይዱ
兰州财经大学电子工程系
EDA技术在数字集成电路设计中的应用(下)——最新EDA技术在数字集成电路设计中的实例
个上升沿时 ， 根据 ｃａ ｇ 状 态来 对 ｑ进 行 相应 的 自增 。 ｈ ｅ的 ｎ ３３具 体 实 现 －
经 过 总 体 分 析 即 “ 层 ” 计 之 后 ． 可 以利 用 Ｅ Ａ 工 具 “ 顶 设 就 Ｄ 向下 ” 是 产 品 的 复 杂 程 度 加 深 ； 是 产 品 的上 市 时 限 紧迫 ， 而 电 路 级 设 计 二 然 ＸＰＵ Ｉ工 本 质 上 是 基 于 门级 描 述 的单 层 次 设 计 ， 计 的所 有 工 作 （ 括 设 计 输 进 行 具 体 的模 块 设 计 。在 这 儿 用 ＭＡ ＋ Ｌ ＳＩ 具 来 进 行 具体 的设 设 包 Ｖ Ｌ源 程 序 如 下 ： 人 ， 真 和分 析 ， 计 修 改 等） 是 在 基 本 逻 辑 门 这 一 层 次 上 进 行 的 ， 计 ： ＨＤ 仿 设 都
维普资讯
科技信息
。本刊重稿ｏ
Ｓ ＩＮ Ｅ＆Ｔ Ｃ Ｎ Ｏ ＣＥ Ｃ Ｅ Ｈ ＯＬ ＧＹＩＦ ＭＡ Ｉ Ｎ ＯＲ ＴＯＮ
２０ ０ ７年
第３ ０期
Ｅ Ａ 术 数 集 路 计中 应 下） Ｄ 技 在 字 成电 设 的 用（
最新 Ｅ ＤＡ技 术在数 字集成 电路 设计 中的实例
【 摘
要】 本文概 述了 ９ Ｏ年代后 集成数 字电路合 Ｅ ＤＡ设计的发展 趋势 ， 在此基础上演示 了Ｅ Ａ技术运 用于数 字集成 电路 设计中的应用 Ｄ
实例 。 最 终揭 示 了 当前数 字 集成 电路 设 计 中摩 尔定 律 的 维持 已经 离不 开 Ｅ Ａ 技 术 的 辅 助 ， 时 Ｅ Ｄ 同 ＤＡ 技 术 的发 展 又是 以数 字集 成 电路 的 设计 应 用为 依托 ， 而其 直接 结 果将 会 缩 短从 概 念 到 产 品 的 距 离。
EDA技术综合应用设计实例
EDA技术综合应用设计实例EDA(电子设计自动化)技术综合应用设计是指将不同的EDA技术和工具综合应用于电子系统设计的过程。
这涉及到电子设计的多个方面，包括电路设计、芯片设计、电源设计等。
一个典型的EDA技术综合应用设计实例是基于FPGA(现场可编程门阵列)的系统设计。
在这个实例中，我们将使用EDA技术来设计一个基于FPGA的多功能数字时钟。
首先，我们需要使用电路设计工具进行时钟电路的设计。
我们可以使用VHDL或Verilog等硬件描述语言来描述时钟电路的功能和行为。
在设计完成之后，我们可以使用仿真工具来验证电路的正确性和性能。
接下来，我们需要使用芯片设计工具来进行FPGA芯片的设计。
这包括通过布线、模块化等技术将我们的电路设计转化为逻辑网表，并将其映射到FPGA芯片上。
在这个过程中，我们还可以使用综合工具来优化电路的功耗和面积。
然后，我们需要使用电源设计工具来设计数字时钟的供电系统。
这涉及到选择合适的电源管理芯片、设计稳压电路以及进行功耗和热分析等工作。
最后，在硬件设计完成后，我们还需要使用PCB设计工具进行PCB布局和布线。
这包括将FPGA芯片和其他外围器件放置在PCB板上，并使用布线算法将它们连接起来。
在PCB设计完成后，我们可以使用电磁兼容性分析工具来验证电路的电磁兼容性。
综合应用设计完成后，我们可以使用EDA工具进行全系统级仿真和验证。
通过创建完整的系统测试台，我们可以验证时钟的正确性、性能和可靠性。
如果需要改进设计，我们可以使用优化工具来找到最佳解决方案。
总结起来，EDA技术综合应用设计实例展示了如何将不同的EDA技术和工具应用于电子系统设计过程中。
通过综合应用各种技术和工具，我们可以提高设计的效率和质量，并实现更高的系统性能。
EDA技术及应用—基于FPGA的电子系统设计：基于Verilog hdl的数字电路设计
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8421BC 余三码 D码
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4位格雷码
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4'b0011:a_to_g=7'b1111001; //显示3
4'b0100:a_to_g=7'b0110011; //显示4
4'b0101:a_to_g=7'b1011011; //显示5
4'b0110:a_to_g=7'b1011111; //显示6
4'b0111:a_to_g=7'b1110000; //显示7
4: y= {d[2:0],d[3]}; // rol
5: y= {d[3],d[3:1]}; // asr
6: y= {d[1:0],d[3:2]}; // ror2
7: y= d;
// noshift
default: y = d;
图6-2 基本门电路仿真结果
综合结果如图6-3所示。
图6-3 基本门电路综合结果
2、 三态逻辑电路
EDA技术与应用-EDA实验及课程设计
三、实验内容 1. 建立图7.1所示的原理图电路。 2. 通过该例熟悉软件的使用。 3. 熟悉EDA/SOPC实验箱使用。
图7.1 原理图设计例图 四、实验研究与思考 功能仿真、验证可以起到什么作用？
实验二 奇偶检测电路设计
一、实验目的
1. 掌握EDA软件开发工具的原理图输入的设计步骤及方法； 2. 掌握简单组合逻辑电路原理图的设计方法，进一步熟悉开
图7.7的UP控制是加法计数还是减法计数，RST控制是否清 0，EN是使能端控制输入信号是否有效，CLK是时钟脉冲。 COUNT是输出的进位信号，SUM是输出信号(000～111)。 其中CLK可以由实验箱中的时钟电路来提供(必要时进行分 频处理)，也可以手动产生。
路。
二、实验仪器 计算机、MAX + plusⅡ或QuartusⅡ软件、EDA/SOPC实验箱。
三、实验内容 1. 设计要求：用八选一数据选择器74151实现一个四位二进
制数输入中含偶数个‘0’的判断电路，可附加必要的外围电 路。 2. 对设计文件进行语法检查、项目编译，无误后加以仿真以 验证电路设计是否正确。
0 XX 0 1 1 1 1 1 1 0 1 0 1
0 X0 1 1 1 1 1 1 1 1 0 0 1
0 01111111 1 1 1 0 1
四、实验内容 1. 启动软件建立一个空白工程，然后命名。 2. 新建VHDL源程序文件并命名，输入程序代码并保存，进行
综合编译，若在编译过程中发现错误，则找出并更正错误， 直至编译成功为止。 3. 新建仿真文件，对各模块设计进行仿真，验证设计结果， 打印仿真结果。
二、实验仪器 计算机、MAX + plusⅡ或QuartusⅡ软件、EDA/SOPC实验箱。
精品课件-数字电路与EDA设计-第9章 设计实现和时序仿真
设计实现和时序仿真-时序约束
下面给出在约束编辑器中编辑约束的步骤： 1、双击与时钟网络CLK相关的周期单元，打开时钟周 期对话框； 2、为定义时钟信号，选择Specify Time：可明确地定义 时钟的周期； 3、在Time框中输入7.0；
设计实现和时序仿真 -使用PlanAhead分配I/O位置
翻译步骤中使用UCF文件和设计网表文件来产生 一个新的NGD文件。下面主要介绍输入输出模块 （IOB）分配信号的过程：
1、在Sources窗口中，选择stopwatch模块； 2、单击+展开User Constraints目录层级； 3、如图9.11所示，双击I/O Pin Planning (PlanAhead)-Post-Synthesis，将完成用户约束
设计实现和时序仿真 -使用PlanAhead分配I/O位置
利用PlanAhead能添加和编辑定义在NGD文件中的管 脚位置和面积组约束。PlanAhead写约束到工程用户约束 文件（User Constraint File,UCF）文件。当工程中有多个 UCF文件的情况下，将问设计人员新的约束写到哪个约 束文件中。如果修改了已经存在的约束，它们将写回到 最初创建的约束文件中。PlanAhead也提供了设备指定的 设计规则检查（Design Rule Check,DRC）,来帮助进行引 脚规划和布局。
设计实现和时序仿真-实现过程概述
翻译的主要作用是将综合输出的逻辑网表翻译为 Xilinx特定器件的底层结构和硬件原语。
EDA技术与应用
EDA技术与应用
（第3版）
江国强 编制
桂林电子科技大学
2019/11/11
1
第1章 EDA技术概述
目
第2章 第3章
EDA工具软件使用方法 VHDL
第4章 Verilog HDL
录
第5章 第6章
常用ＥＤＡ工具软件 可编程逻辑器件
第7章ＥＤＡ技术的应用
2019/11/11
2
统硬件功能的实现，极大地提高了设计效率，减少 设计周期，节省设计成本。
2019/11/11
12
EDA 是 在 20 世 纪 90 年 代 初 从 计 算 机 辅 助 设 计 （CAD）、计算机辅助制造（CAM）、计算机辅助 测试（CAT）和计算机辅助工程（CAE）的概念发展 而来的。一般把EDA技术的发展分为CAD、CAE和 EDA三个阶段。
积 上 集 成 的 晶 体 管 数 量 越 来 越 多 ， 1978 年 推 出 的
8086 微 处 理 器 芯 片 集 成 的 晶 体 管 数 是 4 万 只 ， 到
2000年推出的Pentium 4 微处理器芯片的集成度达
4200 万 只 晶 体 管 ， 2019 年 生 产 可 编 程 逻 辑 器 件
2019/11/11
23
4. 布局和布线
布局和布线工作是在设计检验通过以后由软件自动
EDA 课件第09章3_DRC_LVS_Dracula
0.9u
多晶硅覆盖引线孔的最小间距 metal1 覆盖引线孔的最小间距
金属 1 (metal1) metal1 的最小宽度 metal1 之间的最小间距
金属 2（metal2） metal2 的最小宽度 metal2 之间的最小间距 metal2 的最小凹槽深度
通孔（via） via 的最小宽度 via 之间的最小间距 via 与 contact 之间的最小间距 metal1 overlap(覆盖) via 的最小间距 metal2 overlap via 的最小间距 via 与 poly 的最小间距
小间距、最小孔径等。不符合厂家提出的设计规则要求的版图在工艺线上是不可能被正确生
产出来的。
以非门为例，我们制定了以下的规则：
n 阱(nwell)：
n 阱的最小宽度
4.8u
阱与阱之间的最小间距
1.8u
ndiff 到 nwell 的最小间距
0.6u
pdiff 到 nwell 的最小间距
1.8u
pmos 器件必须在 nwell 内
先看一下 rule 文件的语法规则。
因为 rule 文件本身的作用比较单一，所以，语法也比较简单。 编写 rule 文件的难点不在于语法，而在于非常繁复的规则。由于半导体加工是一个非常 精密复杂的工作，所以与之相关的设计规则也就非常繁多细致。而且由于实际流片一次的费 用非常昂贵，所以尽量要求一次流片成功。对后验证的要求也就非常严格。下面介绍一下 rule 文件的内部结构，并对各模块常用语句做解释。
有源区 (active)
有源区的最小宽度
1.2u
有源区之间的最小间距
1.2u
多晶硅 (poly)
多晶硅的最小宽度
《EDA技术及应用》实验指导书
实验一组合逻辑器件设计一、实验目的1、通过一个简单的3－8译码器的设计,掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解QUARTUS II原理图输入设计的全过程。
二、实验主要仪器与设备1、输入：DIP拨码开关3位。
2、输出：LED灯。
3、主芯片：EP1K10TC100－3。
三、实验内容及原理三-八译码器即三输入，八输出。
输出与输入之间的对应关系如表1-1-1所示。
表1-1 三-八译码器真值表四、预习要求做实验前必须认真复习数字电路中组合逻辑电路设计的相关内容（编码器、译码器）。
五、实验步骤1、利用原理图设计输入法画图1-1-1。
2、选择芯片ACEX1K EP1K10TC100-3。
3、编译。
4、时序仿真。
5、管脚分配，并再次编译。
6、实验连线。
7、编程下载，观察实验结果。
图1-1 三-八译码器原理图六、实验连线用拨码开关的低三位代表译码器的输入（A，B，C），将之与EP1K10TC100-3的管脚相连；用LED灯来表示译码器的输出（D0～D7），将之与EP1K10TC100-3芯片的管脚相连。
拨动拨档开关，可以观察发光二极管与输入状态的对应关系同真值表中所描述的情况是一致的。
七、实验结果八、思考题在输入端加入使能端后应如何设计？附：用硬件描述语言完成译码器的设计：：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY T2 ISPORT(A: IN STD_LOGIC_VECTOR(2 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END T2;ARCHITECTURE A OF T2 ISBEGINWITH A SELECTY <= "00000001" WHEN "000","00000010" WHEN "001","00000100" WHEN "010","00001000" WHEN "011","00010000" WHEN "100","00100000" WHEN "101","01000000" WHEN "110","10000000" WHEN OTHERS;END A;实验二组合电路设计一、实验目的1、掌握组合逻辑电路的设计方法。
EDA技术综合应用设计实例
EDA技术综合应用设计实例EDA（Electronic Design Automation）技术是一种电子设计自动化技术，通过软件工具和方法来实现电子产品的设计和验证。
下面是一个EDA技术综合应用设计实例。
背景:在现代社会中，无线通信技术是非常重要的技术之一，随着无线通信技术的不断发展，人们的生活质量得到了极大的提高。
在无线通信系统中，无线电频率的调整和控制是重要的步骤。
为了实现频率调整和控制，需要设计一个频率锁定环（PLL）电路。
本次实例的目标是使用EDA技术设计和验证一个简单的PLL电路。
设计要求：设计一个具有以下特性的PLL电路：1.输入信号频率为10MHz2.输出信号频率为400MHz3. 希望达到的锁定时间为100 ns4.锁定范围为±20kHz设计步骤：1.设计电路结构图：根据PLL电路的原理，设计电路结构图。
PLL电路包括一个相位比较器、一个锁定振荡器和一个分频器。
相位比较器用于比较反馈信号和参考信号的相位差，输出控制信号给锁定振荡器调整频率。
锁定振荡器生成输出信号，分频器用于将输出信号的频率分频到400MHz。
2.选择合适的元件：根据设计要求和电路结构图，选择适合的元件。
例如，选择合适的电阻、电容、晶体振荡器等。
3. 使用EDA工具进行电路模拟：使用EDA工具，如Cadence或Mentor Graphics等，进行电路模拟。
在模拟中，可以设置输入信号的频率和幅值，并观察输出信号的频率和幅值。
4.优化电路性能：根据模拟结果，可以对电路进行优化。
例如，可以通过调整电路参数、改变电路结构等方式来改善锁定时间、锁定范围等性能指标。
5.进行电路布局与布线：根据设计结果，进行电路布局和布线。
电路布局是指将电路中的元件放置在适当的位置，以减小信号干扰和噪声。
电路布线是指将电路中的元件通过导线连接起来，形成完整的电路路径。
6.进行电路验证：设计完成后，进行电路验证。
验证是指使用EDA工具验证设计的正确性和性能指标是否符合要求。
数字设计实例--EDA技术实用教程共39页文档
28、目标的坚定是性格中最必要的力 量泉源 之一， 也是成 功的利 器之一 。没有 它，天 才也会 在矛盾 无定的 迷径中 ，徒劳 无功。- -查士 德斐尔 爵士。 29、困难就是机遇。--温斯顿．丘吉 尔。 30、我奋斗，所以我快乐。--格林斯 潘。
31、只有永远躺在泥坑里的人，才不会再掉进坑里。——黑格尔 32、希望的灯一旦熄灭，生活刹那间变成了一片黑暗。——普列姆昌德 33、希望是人生的乳母。——科策布 34、形成天才的决定因素应该是勤奋。——郭沫若 35、学到很多东西的诀窍，就是一下子不要学很多。——洛克
EDA技术综合应用设计实例
第9章EDA技术综合应用设计实例本章提要：本章介绍了两个EDA技术的综合应用设计实例:数字闹钟和直接数字频率合成器DDS。
学习要求：在教师讲授掌握这些设计实例的设计思想的基础上，要求学生熟练地掌握各个模块及整个系统的设计思想，上机独立的将各个程序调试成功，将各个程序进行仿真及结果分析，最后应在自己所拥有的EDA实验开发系统上直接或稍作修改后进行硬件验证。
关键词：数字闹钟(Digital Clock)、直接数字频率合成器DDS（Direct Digital Synthesis）。
9.1 数字闹钟的设计9.1.1 系统的设计要求9.1.2 系统的总体设计9.1.3 闹钟控制器的设计9.1.4 预置寄存器的设计9.1.5 闹钟寄存器的设计9.1.6 分频电路的设计9.1.7 时间计数器的设计9.1.8 显示驱动器的设计9.1.9 系统的总装设计9.1.10 系统的硬件验证9.2 直接数字频率合成器DDS的设计9.2.1 DDS的基本原理9.2.2 参数确定及误差分析9.3.3 实现器件的选择9.4.4 DDS的FPGA实现设计9.1 数字闹钟的设计9.1.1 系统的设计要求本课题要求设计一个24小时的数字闹钟，该数字闹钟的面板如图9.1所示,它包括以下几个组成部分：(1)显示屏，由7个七段数码管组成，其中6个用于显示当前时间(时：分：秒)或设置的闹钟时间，而另一个则用于显示系统内部产生的周期性循环变化的待选预置数字；(2)YES（确认）键：用于输入新的时间或新的闹钟时间时，对每位待选预置数字输入的确认；(3)TIME(时间)键：用于确定新的时间设置；(4)ALARM(闹钟)键：用于确定新的闹钟时间设置，或显示已设置的闹钟时间；(5)扬声器，在当前时钟时间与闹钟时间相同时，发出蜂鸣声。
该数字闹钟的具体功能要求如下：（1）计时功能：这是本数字闹钟设计的基本功能，每隔1秒钟计时一次，并在显示屏上显示当前时间；（2）闹钟功能：:如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声；（3）设置新的计时器时间：系统内部产生的周期性循环变化的待选预置数字，当用户按”YES”键后则该数字将作为预置数字输入；在输入过程中，输入数字在显示屏上从右到左依次显示，例如，用户要设置新的时间12：48：56，则按顺序先后输入”1”，”2”，”4”，”8”，”5”，”6”，与之对应，显示屏依次显示的信息为：”1”，”12”，”124”，”1248”，”12485”，”124856”。
第九讲 EDA技术综合应用
若要增加一个开关，用来控制 彩灯显示的节奏快慢，为’0‟ 时快，为’1‟时慢，比如：慢 时0.2秒钟切换一下花型，快 时0.1秒钟切换花型。请思考 应如何修改程序？
设计思路：① 根据开关为‘0‟或‘1‟，先将输入时钟分频，得到周期为0.1s 和0.2s的时钟信号； ② 用①中产生的时钟信号去控制彩灯按6种花型变换。
第九讲 EDA技术综合应用
教学课时：3学时 教学内容： 1、 数字电路与系统设计的过程 2、 基于CPLD的交通灯控制系统设计（2学时） 3、 问题思考（1学时）
1、数字电路与系统设计的过程
(1)设计要求 (2)设计方案的确定 (3)系统的分解 (4)单元电路设计 (5)系统连调 (6)测量数据的分析 (7)撰写设计报告
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0
1
(3)方案论证 ①可由标准逻辑器件来实现交通灯控制电路，但如果用户提出 不同的要求，如不同的道路通行时间，就必须对电路重新设计 和组装，因此这种方法制作的电路不具有通用性。
(2)设计要求的真值表
工作 状态
0 1
东西方向
绿
0
南北方向
时间显示
5 0
黄
0
红
0
0 0 0
绿
0
黄
1
红
7
时间显示
6
5 4 3
1
2 3 4
1
1 1 1
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• 卷积码的编码器是由一个有k个输入端、n 个输出端、N-1 个移位寄存器构成的有限状态的有记忆系统，通常称为时 序网络。在硬件实现的时候，一般采用多项式法来描述， 可以与延迟链的硬件结构相对应，如（2，1，3）卷积码 的生成多项式矩阵为：
• G(D）=[1+D+D2,1+ D2] • 其中，D为延迟算子，生成多项式的第一项为1+D+D2，表
• C1= x(n) + x(n-1) + x(n-2)； • C2= x(n) + x(n-2)
• 假如输入的信息为x=[11010]，为了使信息x全部通过移位 寄存器，还必须在信息位后面加3个零。
• 9.1.2 卷积码的Verilog实现
• 由于(2,1,7)卷积码具有较好的纠错性能和可接受的复杂 性，因而对其的研究最为广泛。卷积码的子生成元为 ：g(1,1)=133OCT，g(1,2)=171OCT，其编码器的结构如 图9.1.2所示。图中⊕表示模2加，输出数据在上下分支 之间切换。
拟CPU读写操作的读写任务，然后将这些任务组合起来与
被测电路一起模拟整个电路的工作特征。
• 系统仿真的测试代码如下：
• 9.2.6 UART自动测试testbench
•
如果对大量数据的对比分析，容易出错，有必要进行
收、发数据的自动对比分析。首先将测试代码中的任务进
行组合封装，重新定义一个包括完整数据发送流程的数据
• 9.4习题 • 1简述卷积码的编码原理？ • 2 异步数据传输有那些优缺点？ • 3 如何实现数据从发送缓冲器到发送移位寄存器的正确传
输？
• 4 如何实现数据从接收缓冲器到接收移位寄存器的正确传 输？
• UART接收电路的操作与数据帧的结构密切相关，UART接 收电路的操作代码如下：
• 9.2.6 UART系统仿真
•
将sdin与sdout在电路模块之外直接连接，进行测试。
如果接收到的数据与发送的数据相同，则表明电路可以正
常工作。为了对整个电路工作过程进行模拟，需要建立模
示输出编码的第一个码元等于输入码元x(n)与前面两个时 刻输入的码元x(n-1)、x(n-2)的模2和，同理第二项类似。
• 该卷积码的n =2，k =1，N =3，因此，它的约束长度nN = 2×3 = 6。m1 与m2为移位寄存器，它们的起始状态均为零。C1、C2与x(n)、x(n-1)、 x(n-2)之间的关系如下：
第9章 数字设计实例
• 本章介绍了卷积编码和通用异步收发器的设计实例。 希望读者能够通过实例掌握Verilog HDL语言，并学以致 用。
• 9.1 卷积编码Verilog HDL设计 • 卷积码编码器在一段时间内输出的n位码，不仅与本段
时间内的k位信息位有关，而且还与前面m段规定时间 内的信息位有关，这里的m＝N-1，通常用（n，k，N） 表示卷积码（注意：有些文献中也用（n，k，m）来表 示卷积码）。
•
（2）将CPU写入到内部数据发送寄存器的数据进பைடு நூலகம்锁
存并提供给发送控制器。
•
（3）将接收控制器接收的数据交给CPU，同时提交接
收数据的状态信号。
•
（4）对收、发控制器的中断进行管理。对于中断寄
存器的读操作的同时对寄存器清零，以避免重复产生中断
，这需要专门的电路进行维护和管理。
• UART中的发送控制器实现以下主要功能：
CPU存在需要处理的接收数据。
• 9.2.3 UART控制电路模块的代码设计与分析
•
uart_ctl电路的设计代码如下：
• 9.2.4 发送电路的代码设计与仿真分析
•
UART发送电路的代码如下。对它的分析需要参考uart
的字符格式。
• 9.2.5 接收电路代码设计与仿真
• 9.2 通用异步收发器的Verilog HDL设计与验证
• 9.2.1 通用异步收发器规范
• 通用异步收发器的数据传输格式如图9.2.1所示。起始位为 “0”，占用1位，用来表示1个字符数据的开始；其后是数 据位，可以是7位或8位，传输时待发送数据的低位在前， 高位在后；接下来是奇偶校验位；最后是停止位，用逻辑 “1”表示一个字符信息的结束。
• 9.2.2 电路结构设计
• 图9.2.2是CPU采用UART进行通信的应用示意图。CPU通过 总线与UART相连，两个UART通过外部线路互连。
• UART中的CPU接口电路实现以下主要功能：
•
（1）与CPU接口，将CPU对内部控制寄存器的写操作
转化为对发送控制器和接收控制器的控制信号。
• （1）根据clk_div_ctl给出的时钟分频比将xmt_data上的 数据按照从低位到高位的顺序依次发出。在数据发送过 程中需要根据规范插入起始位、奇偶校验位和停止位。
• （2）发送控制器在xmt_en为高电平时开始向线路方向 发送数据。完成当前字节发送后通过xmt_over通知控制 电路当前发送完成，由控制电路负责产生中断和进行中 断管理。
• UART中的接收控制器实现以下主要功能：
• （1）检测接收数据中的起始位，并完整地接收数据。
• （2）根据接收数据进行奇偶校验，判断数据是否正确接 收，并产生接收数据状态rcv_status，接收控制器通过 rcv_readay通知控制电路当前rcv_data上的数据是当前接收 的有效数据。由控制电路锁存该数据并产生中断，通知
发送任务send_byte，同时定义一个收发数据比较任务，这
样就可以完成数据的收发操作和自动对比工作，这种任务
结构更为清晰和易于维护。
• 9.3小结
• 本章首先介绍了卷积编码的工作原理、卷积编码器的 Verilog实现和ModelSim仿真。其次，介绍了通用异步收发 器的设计与验证，整个设计在自顶向下、逐层分割的层次 化设计思想的指导下完成。顶层模块设计对系统给出一个 全面、宏观的规划，并调用其它处理子模块。