计算机原理第四章 主存储器

又叫读写存储器，指通过指令可以随机的、个别的对各 个存储单元进行访问。半导体存储器一般都属于这类型。 • SRAM：静态存储器，存储单元是一个触发器结构， 包括6个晶体管，访问速度快、价格较高； • DRAM：动态存储器，存储一位信息只需要一个晶 体管和一个电容器，成本较低，但是访问速度较慢。
3. 直接存取存储器（DAM：direct access memory） 存取方式介于RAM和SAM之间，首先选取存取信息所在的区 域，然后用顺序方式存取。比如磁盘。 4. 只读存储器（ROM：read-only memory） （1）只能读取数据不能写入数据的存储器 一般由一个晶体构成一个存储单元。通常用来存放固定不变的 程序、汉字字型库、字符和图形符号等。 （2）可编程的只读存储器（Programmable RAM，简称PROM） 一次性写入，写入后，只能读出其内容，不能进行修改。 （3）可擦写可编程的只读存储器（Erasable PRAM，简称 EPROM） 可用紫外线擦除内容的PRAM，擦除后可以再次写入。 （4）可用电擦写的可编程只读存储器（Electrically EPRAM，简 称E2PROM） 快闪存储器（flash memory），只能以块为单位进行擦写
刷新不是按字处理，而是每次刷新一行，即为连接在同一行上 所有存储单元的电容补充一次能量。刷新有两种常用方式：
集中刷新，停止内存读写操作，逐行将所有各行刷新一遍；
分散刷新，每一次内存读写后，刷新一行，各行轮流进行。或 在规定的期间内，如2ms，能轮流把所有各行刷新一遍。
0，63
存储单元 T1~T6
A5
X63
63，0
存储单元 T1~T6
63，63
存储单元 T1~T6
Din
写入电路 WE 读放
•
•
T7
•
Y0 A6
T8
T7 Y63 A11
T8
•
Y地址译码器
Dout
动态存储器DRAM
存储单元
字选择线 位线 信息存储在Cs上，Cs上有电荷，则表示“1”； 无电荷，则表示“0”
• 按照信息的可保存性分类：
易失性：断电以后不能保持其内容，比如RAM 非易失性：断电以后仍然能保持其内容
三、存储器的分级结构
• 根据各种存储器的存储容量、存取速度和价格比的不同，将它 们按照一定的体系结构组织起来，使所放的程序和数据按照一 定的层次分布在各种存储器中。 Register 高速缓存Cache 主 存 软硬结合 硬件映射
字线
高，T 导通， 低，T 截止。
T
位 线
- -
高
++ VDD
CS
写 0 ：使位线为高电平， 若CS 上有电荷，则 CS 通过 T 放电； 把 0 信号写入了电容 CS 中。 若CS 上无电荷，则 CS 无充放电动作， 保持原记忆的 0 信号不变。
字线
高，T 导通， 低，T 截止。
T
位 线
CS
高
• 单译码方式适合小容量的存储器 – 例如：地址线12根 • 对应4096个状态，需要4096根译码线 • 双译码方式适合大容量存储器(也称为矩阵译码器） – 分X、Y两个方向的译码 – 例如：地址线12根 • X、Y方向各6根，64*64=4096个状态，128根译码线
单译码存储结构
X0 A0 X 地 址 译 码 器
2、主存与辅存之间的关系
• 主存:(半导体) – 优:速度快 – 缺:容量受限,单位成本高,断电丢失信息 • 辅存:(光盘,磁盘) – 优:容量大,信息长久保存,单位成本低. – 缺:存取速度慢 • CPU正在运行的程序和数据存放在主存 • 暂时不用的程序和数据存放在辅存 • 辅存只与主存进行数据交换
（64*8位）
0,0
0,7
X63 63，0 63，7
A5
R/W CE
三态双向缓冲存储器 D0 D7
2位地址单译码示例： 2位地址码产生4条译码线（“1”有效）
F0 F1 F2 F3
A1
A0
Hale Waihona Puke 双译码存储结构 A0 X 地 址 译 码 器
X0
（ 行地址，列地址） 0， 0
存储单元 T1~T6 位线1 位线2
CPU
AR read/write k DR n 地址总线 数据总线 控制总线 ready
主存储器
随机存储器（RAM）
一、 静态存储器（SRAM）
存储单元是一个触发器结构，包括6个晶体管，访问速 度快、价格较高 利用双稳态触发器来保持信息，只要不断电，信息不会丢失。
SRAM的存储单元结构图 VDD T3 位线1 VGG T4
辅 存
CPU
CACHE
主存（内存）
辅存（外存）
1、主存和高速缓存之间的关系
• Cache引入: – 为解决cpu和主存之间的速度差距,提高整机的运算速度,在cpu 和主存之间插入的由高速电子器件组成的容量不大,但速度很 高的存储器作为缓冲区。 • Cache特点 – 存取速度快，容量小，存储控制和管理由硬件实现 • Cache工作原理——程序访问的局部性 – 在较短时间内由程序产生的地址往往集中在存储器逻辑地址 空间的很小范围内。（指令分布的连续性和循环程序及子程 序的多次执行） – 数据分布不如指令明显，但对数组的访问及工作单元的选择 可使存储地址相对集中。
五、主存储器的基本操作
• 主存储器用来暂时存储CPU正在使用的指令和数据,它和CPU的关 系最为密切。 • CPU通过使用AR（地址寄存器）和DR（数码寄存器）和总线与 主存进行数据传送。 为了从存储器中取一个信息字，CPU必须指 定存储器字地址并进行“读’操作。CPU需要把信息字的地址送 到AR，经地址总线送往主存储器、同时，CPU应用控制线（read） 发一个读”请求、此后，CPU等待从主存储器发来的回答信号通 知CPU‘读”操作完成、主存储器通过ready线做出回答，若ready 信号为“1’，说明存储字的内容已经读出，并放在数据总线上， 送入DR、这时“取”数操作完成。 • 为了“存’一个字到主存，CPU先将信息字在主存中的地址经 AR送地址总线，并将信息字送DR、同时发出‘写’命令。此后， CPU等待写操作完成信号。主存储器从数据总线接收到信息字并 按地址总线指定的地址存储，然后经ready控制线发回存储器操作 完成信号、这时‘存’数操作完成。
字选择线
位线2
A
B
T5
T1 I/O T2
T6
I/O
平时（该存储单元未被选中）： 字选择线 低电位 位线 高电位 读数据： 字选择线 高电位 （该存储单元被选中） 若原来的状态为“1”（T1导通，T2截止），则 T5导通，有电流从位线1经过T5流向T1，位线1读到“1” 若原来的状态为“0”（T2导通，T1截止），则 T6导通，有电流从位线2经过T6流向T2，位线2读到“1”
•
T CS
DD
CD
•V
写入过程： 字选择线：高电位 ，T导通 如果位线是低电位，而且Cs无电荷，则VDD 对Cs充电，完成写“1” 如果位线是高电位，而且Cs有电荷，则Cs通 过T放电，完成写“0” 如果写入的数据和原来存储的数据相同，则 Cs上的电荷保持不变
读过程： 字选择线：高电位 ，T导通 位线预先冲至高电位 如果Cs上有电荷，则Cs放电，使位线电位 下降，此时如果在位线上接一个放大器， 则可检测出Cs上的“1”态； 如果Cs上无电荷，则位线电位无变化， 放大器无输出，则认为读到“0”态
字线
高，T 导通， 低，T 截止。
T
位 线
- -
低
++ VDD
CS
写 1 ：使位线为低电平， 若CS 上无电荷，则 VDD 向 CS 充电； 把 1 信号写入了电容 CS 中。
字线
高，T 导通， 低，T 截止。
T
位 线
- -
低
++ VDD
CS
写 1 ：使位线为低电平， 若CS 上有电荷，则 CS 的电荷不变， 保持原记忆的 1 信号不变。
图4.8 单管存储单元线路图
动态存储器器件 读写原理概述
柵极
字线 源极
高，T 导通， 低，T 截止。
通过电容CS有 无存储电荷来 区分信号1 、 0
漏极
T
位 线 放电
-++
充电
CS
VDD
写 1 ：使位线为低电平，若CS 上无电荷，则 VDD 向 CS 充电； 若CS 上有电荷，则 CS 无充放电动作。 写 0 ：使位线为高电平，若CS 上无电荷，则 CS 无充放电动作， 若CS 上有电荷，则 CS 把所存电放完。 读操作：首先使位线充电至高电平，当字线来高电平后，T导通， ① 若 CS 上无电荷，则位线上无电位变化 (读出为 0)； ② 若 CS 上有电荷则会放电，并使位线电位由高变低， 接在位线上的读出放大器会感知这种变化，读出为1。
四、主存储器的主要技术指标
• 存储容量：存放信息的总数，通常以字节 (Byte)为单位
B、KB、MB、GB、TB。 地址码的位数 (K) 决定了主存储器的可直接寻址的最大空间
存储容量 = 2K * 存储单元的长度
• 存储周期：CPU连续两次访问存储器所需要的最短时间间隔。 • 最大存取时间:是存储器从接到寻找存储单元的地址码开始, 到读出或存入数据为止所需的时间. • 存储器的价格：通常以每位价格P来衡量 • 其他 – 可靠性、存储密度、信息存储的长期性、功耗(分操作功 耗和维持功耗)、物理尺寸(集成度)
存储器概述
一、主存处于主机中心位置
1. CPU直接从主存中读取指令和存取数据。
2. 直接存储器存取技术(DMA)和输入输出通道技术， 可以使存储器和 I/O 系统直接传送数据。 3. 多处理机出现，要求共享存储器，存放共享数据， 并实现它们之间的通信。