基于Xilinx FPGA IP核的浮点频域脉冲压缩算法的设计与实现
基于FPGA的数字脉冲压缩系统实现
基于FPGA的数字脉冲压缩系统实现O 引言脉冲压缩体制在现代雷达中被广泛采用，通过发射宽脉冲来提高发射的平均功率，保证足够的作用距离；接收时则采用相应的脉冲压缩算法获得脉宽较窄的脉冲，以提高距离分辨力，从而能够很好地解决作用距离和距离分辨力之间的矛盾问题。
线性调频(LFM)信号通过在宽脉冲内附加载波线性调制以扩展信号带宽，从而获得较大的压缩比。
所需匹配滤波器对回波信号的多普勒频移不敏感，因此LMF 信号在日前许多雷达系统中仍在广泛使用。
本文基于快速傅里叶IP 核可复用和重配置的特点，实现一种频域的FPGA 数字脉压处理器，能够完成正交输入的可变点LFM 信号脉冲压缩，具有设计灵活，调试方便，可扩展性强的特点。
1 系统功能硬件实现方法该系统为某宽带雷达系统的数据采集和数字脉冲压缩部分。
系统要求在1 个脉冲重复周期(PRT)内完成距离通道的数据采集及1 024 点的数字脉冲压缩，并在当前PRT 将脉压结果传送至DSP，其硬件结构如图1 所示。
数据采集系统主要包括前端的运算放大器和模／数转换器。
运算放大器选用ADI 公司的AD8138，将输入信号由单端转换为差分形式以满足ADC 的输入需求，并且消除共模噪声的影响。
模／数转换器选用TI 公司的ADS5500，具有14 b 的分辨率和125 MSPS 的最高采样率，用来对输入LFM 信号进行60 MHz 的高速采样。
数字脉冲压缩模块在FPGA 中实现，FPGA 选用Xilinx 公司的XQ2V1000 芯片。
在对输入采样数据进行脉冲压缩后，结果存储于FPGA 片内的双口RAM 中，并向DSP 发送中断信号。
DSP 在接收到中断信号后读取RAM 中的脉压数据进行主处理。
2 脉冲压缩模块的设计和实现2．1 脉冲压缩原理数字脉冲压缩技术是匹配滤波和相关接收理论的实际应用，频域的匹配。
基于Xilinx FPGA IP核的浮点频域脉冲压缩算法的设计与实现
．
一
９ ０ ８ ０
７ ０ ６ ０ ５ ０
参考文献
［ １ ］袁孝康 ．自动增益控制与对数放大器 ［ Ｍ ］ ．北京 ： 国防工业
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Ｃ ｏ ｎ ｆ ｅ ｒ ｅ ｎ ｃ ｅ ， １ ９ ９ １ ． ６ ６ — ７ ０
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基于FPGA的脉冲压缩系统研究与实现
华中科技大学硕士学位论文基于FPGA的脉冲压缩系统研究与实现姓名：***申请学位级别：硕士专业：通信与信息系统指导教师：***20090525摘要脉冲压缩主要应用于现代雷达上进行距离探测和目标识别。
Woodward从理论上完善了脉冲压缩的思想，提出了通过匹配滤波来对大时带积信号进行压缩，就可以获得输出的窄脉冲。
采用宽脉冲是为了提高发射的平均功率，来保证作用距离，而在接收时通过脉冲压缩获得窄脉冲，从而提高距离分辨力，这样就可以很好的解决雷达作用距离和分辨力的矛盾。
目前国内的数字脉压系统大部分都是采用DSP做为核心处理芯片，并且同时用多块DSP进行运算来达到提高处理速度的目的，不过这种做法系统结构比较复杂、精度不好保证，无法达到现代雷达的要求。
本课题的主要目的是以FPGA做为核心处理芯片，研究出结构简单、处理速度快、精度较高的实时脉压系统。
在本文中，首先对脉冲压缩系统进行了介绍，包括线性调频信号的一些特点，线性调频信号的匹配滤波和旁瓣抑制的概念，再就是脉冲压缩的具体原理和实现方法；随后对本文中涉及到的项目指标和要求进行了介绍，并且针对课题指标提出了理论上的总体方案和算法，并且采用MATLAB对该算法进行了仿真，给出仿真结果与系统要求的比较；接下来就是对本方案中所采用的硬件平台进行了简单介绍，包括A/D和FPGA的选择，并结合系统指标对选择器件的原因进行了详细的解释；然后就是对项目的理论方案和算法在FPGA上的实现进行了详细的分析和论证，包括算法的具体实现方法，在FPGA的实现过程中资源和时间的平衡，各个模块的功能以及程序的总体结构；在最后则对项目的最终平台进行了测试，并且给出了测试方法和结果。
本文研究的基于FPGA的脉压系统作为预研课题达到了要求，并为以后的具体应用做了技术积累。
关键词：线性调频脉冲压缩频域处理 FPGAAbstractPulse compression is mainly used in modern radar for distance detection and target recognition. Woodward perfect the idea of pulse compression in theory, he proposed that using matched filter to compress signal with large time and freqnecy band, the output pulse can be narrow. The use of wide pulse is to increase the average power launched to ensure the distance the radar can detect, and the receiver use pulse compression to obtain a narrow pulse which increase the distance resolution, so that the contradiction between distance and resolution can be solved.At present, most of the pulse compression systems in our country ues DPS as the main process chip and use DSPs in parallel to calculate in order to achieve higher processing speedBbut the structure of the system will be complex and accuracy can not be guaranteed, which will not meet the requirements of modern radar. The main purpose of this subject is to develop a simple structure, fast processing speed and high precision real-time pulse compression system based on FPGA as the core processing chip.In this article, pulse compression system is first introduced, including characteristics of linear frequency modulation signals, the match filter of linear frequency modulated signal, and the concept of sidelobe suppression and the principle of pulse compression with its methods of realization. Then it introduced the targets and requirements involved in this project, and proposed theoretical plan and algorithm of the program, and the use of MATLAB simulation of the algorithm, simulation results are given in comparison with the system requirements. The next is a simple introduction to the hardware platform used in this project, including A / D and FPGA selection and the detailed explanation for selection combined with project requirements. Then is the detailed analysis and verification of the FPGA implemention of the theoretical program and algorithm, including the specific algorithm implementation, the realization of balance between FPGA resources and timing, and the function of each module,as well as the overall structure of the program procedure. In the final is the test of the ultimate platform for the project with test methods and results.In this article, the FPGA-based pulse compression system reached the requirement as a pre-research subject and does a technology accumulation.for future application.Keywords：Linear Frequency Modulation, Pulse Compression,Frequency-domain Process, FPGA独创性声明本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。
基于FPGA的浮点运算器IP核的设计与实现
基于FPGA的浮点运算器IP核的设计与实现摘要
本文介绍了基于FPGA的浮点运算器IP核的设计与实现。
在实现过程中，我们采用Verilog HDL实现了一个32位浮点运算器的IP核，它能提
供执行加法、减法、乘法、除法以及规范化的功能，并具有很高的精确度。
在Xilinx FPGAs上实现，该IP核实现了高性能和可靠性。
实验结果表明，这种FPGA浮点运算器IP核的性能可以满足各种应用需求。
关键词：FPGA；浮点运算；IP核；Verilog HDL
1. Introduction
随着技术的发展，浮点运算在计算机体系结构中越来越重要。
它不仅
可以提高运算精度，而且可以准确表达计算机的结果。
为了实现高质量的
数字信号处理（DSP）系统，FPGA浮点运算器IP核变得越来越重要。
FPGA的浮点运算器IP核提供了一个高性能、可靠的实现环境，使得
浮点运算器在DSP系统中得以良好的应用。
此外，基于FPGA的浮点运算
器IP核还具有可编程性、低功率、灵活性和低成本等优势。
本文讨论了使用Verilog HDL实现基于FPGA的浮点运算器IP核的设
计与实现。
它包括浮点运算器的功能、实现及性能等方面的介绍。
2. Design and Implementation of FPGA Floating Point Unit
2.1 Floating Point Unit Design
在本文中，我们采用Verilog HDL实现了一个具有32位数据宽度的
浮点运算器IP核。
此外，它还具有加法、减法、乘法、除法以及规范化
的功能。
基于FPGA和时域卷积实现线性调频信号脉冲压缩方法
【 关键词 】 Ｆ Ｐ Ｇ Ａ； 时域卷积 ； 线性调频 ｉ 脉冲压缩 【 中图分类号 】 Ｔ Ｎ ７ ９ １ 【 文献标识码 】 Ａ
【 文章 编号 】 １ ０ ０ ６ — ４ ２ ２ ２ （ ２ ０ １ ７ ） １ ５ — ０ ０ ４ ９ — ０ ２
１ 引 言
随 着 电子 技 术 的 迅猛 发展 ． 雷达 技 术 也 取 得 了突 飞猛 进
的发 展 。雷 达 作 为 一 种 弱 可视 、 非 可 视 和 超 视 距 条 件 下 的探 测
库 支 持 ，使 得 Ｆ Ｐ Ｇ Ａ 在 数 字信 号 处理 方 面 的 能 力得 到 大 大提
升。 在此基础上 ， 很 多数 字信 号 处 理 的 算 法 和 实现 方 法 变得 更 加 简便 和 灵 活 。随 着 Ｆ Ｐ Ｇ Ａ 密 度 的 不 断提 高和 Ｉ Ｐ库 的价 格 逐
渐趋 于合 理化 ． ＶＨＤ Ｌ ， ｖ ｅ ｒ ｉ ｌ ｏ ｇ ＋ Ｉ Ｐ的 设 计 方 法 也 将 逐 渐 成 为
手段 ， 在科 学研究 、 现代战 争、 国 防 建 设 和 民 用 领 域 中 占据 了 非 常重 要 的 位 置 脉 冲压 缩体 制 雷 达 是 现 代 雷达 中应 用较 冲 压 缩 主 要 在 频 域 上 处理 用
２ 线性调频信 号
军 事 应 用 中 ， 大 带 宽信 号 可 以提 高 雷达 的距 离 分辨 力和
Ｄ Ｓ Ｐ实现 。 随 着 可编 程 逻 辑 器件 技 术 和 芯 片 制 造 技 术 的发 展 ．
Ｆ Ｐ Ｇ Ａ设 计 的主 流 技 术 。 所 以脉 冲压 缩 主 要 在 时 域 上 处 理 本
Ｐ Ｇ Ａ 和 时域 卷 积 实现 线 性 调 频 信 号 脉 冲 广 泛 的 一 种 。脉 冲压 缩体 制 可 以在 保 证 雷达 距 离分 辨 力 的 前 文 主要 介 绍 了基 于 Ｆ 压 缩 处 理 方 法 。 提下 ， 显 著提 升 雷 达探 测距 离 。
基于FPGA的浮点运算器IP核的设计与实现
基于FPGA的浮点运算器IP核的设计与实现摘要浮点运算作为数字信号处理的最基本的运算，具备动态范围大的特点，不仅成为衡量微处理器性能的主要指标之一，而且广泛适用于复杂的数学计算、科学应用和工程设计中，随着多媒体技术的蓬勃发展，浮点运算单元的应用范围越来越广泛，它已经走入了千家万户，用来解决复杂的数字图像处理，移动物体模型的建立，三维动画设计与演示等等。
随着FPGA的出现以及EDA技术的成熟，采用FPGA实现数字信号处理的方法已经显示出巨大的潜力，利用FPGA技术设计浮点乘法器可以缩短产品的开发周期。
本设计提出了一种基于VHDL语言的浮点乘法器的硬件实现方法，就是用VHDL 语言描述设计文件和原理图方式设计，以Altera公司的Cyclone系列产品为硬件平台，以Quartus为软件工具进行模拟仿真，实现了任意以IEEE754标准表示的23位单精度浮点数的乘法运算。
设计中对阶码的溢出进行了研究并进行了处理，同时对结果进行了规格化处理，通过利用FPGA在线可编程的技术，设计出的浮点乘法器更加方便灵活，克服了专用乘法器的不足，更能广泛的应用到各个领域。
关键词：IEEE754，单精度浮点数，乘法器，硬件描述语言，FPGA，QuartusTHE DESIGN AND IMPLEMENTATION OF FLOATING-POINT UNIT IP CORE BASED ON FPGAABSTRACTAs the most basic operation of digital signal processing, floating-point calculation is equipped with the characteristic of dynamic range, it is not only the main measure of microprocessor performance indexes, but also is widely used in complex mathematical calculation, science applications and engineering design. with the vigorous development of multimedia technology, floating point arithmetic unit has been widely used, and it has come home, been used to solve complex problems, such as digital image processing, the establishment of the moving object model, 3-d animation design and demonstrate, etc. With the maturity of FPGA presence and EDA technology, it has shown great potential to realize digital signal processing by the method of using FPGA, it can cut short the development cycle by using the FPGA technology design floating-point on time-multiplier. The design is proposed based on VHDL language of floating on time-multiplier, the hardware realization method is described with VHDL language schematic design documents and Altera design, by the way the Cyclone series products for hardware platform, with Quartus for software tools for simulation,it realized any twenty-three single precision floating-point multiplication which is in the IEEE754 standard. Design of order yards was studied and spill the processing, and the results are the normalized processing, by using the on-line programmable FPGA technology, design the floating-point greater flexibility on time-multiplier, overcome the deficiency of special on time-multiplier, more can widely used in various fields.KEY WORDS：IEEE754，float，multiplier unit，VHDL，FPGA，Quartus目录前言 (1)第1章绪论 (3)§1.1 引言 (3)§1.2 浮点数的格式 (3)§1.2.1 一般浮点数表示方法 (3)§1.2.2 IEEE754标准表示的浮点数 (4)§1.2.3 浮点数的规格化 (5)§1.2.4 特殊浮点数 (5)§1.3 浮点乘法器的原理 (6)第2章EDA工具介绍 (8)§2.1 EDA技术及其发展 (8)§2.2 EDA设计流程及其工具 (8)§2.2.1 设计流程 (8)§2.2.2 HDL简介 (10)§2.2.3 Quartus II简介 (10)第3章整体框架设计及功能模块介绍 (11)§3.1 设计思路 (11)§3.2 预处理模块 (11)§3.3 定点乘法器 (12)§3.3.1 IEEE754舍入模式 (12)§3.3.2 定点乘法器原理 (13)§3.3.3 定点乘法器模块 (13)§3.4 计算尾数模块 (15)§3.5 计算阶码及溢出处理 (16)§3.5.1 定点加减法原理 (16)§3.5.2 溢出概念与检测方法 (17)§3.5.3 阶码运算原理 (18)§3.5.4 补码模块 (18)§3.5.5 阶码相加模块 (19)§3.5.6 溢出模块 (20)§3.6 数据显示模块 (21)§3.6.1 数据模块 (21)§3.6.2 显示模块 (22)第4章仿真结果及实验验证 (24)§4.1 顶层原理图 (24)§4.2 顶层仿真 (25)§4.2.1 一般情况 (25)§4.2.2 特殊情况 (25)§4.2.3 显示情况 (26)§4.3 引脚锁定 (26)§4.4 硬件平台 (27)§4.4.1 FPGA简介 (27)§4.4.2 芯片选择 (28)§4.5 下载验证 (28)结论 (30)参考文献 (31)致谢 (33)附录 (34)前言21世纪是信息化的时代，信息产业已经成为衡量一个国家经济科技实力的重要标志，集成电路则是信息技术与信息产业的基础，是电子信息产业的命脉。
基于FPGA的浮点运算器IP核的设计与实现
基于FPGA的浮点运算器IP核的设计与实现基于现场可编程门阵列（FPGA）的浮点运算器，是一种专门设计用于实现浮点数运算的IP核。
浮点运算器在科学计算、数字信号处理（DSP）、图像处理等领域中具有广泛的应用。
本文将探讨基于FPGA的浮点运算器IP核的设计与实现。
首先，我们需要确定浮点运算器的功能要求和性能指标。
常见的浮点运算器包括加法器、乘法器和除法器，它们能够进行浮点数的加法、乘法和除法运算。
浮点运算器的性能指标包括浮点数位数、运算精度、时钟频率、吞吐量、功耗等。
然后，我们可以选择合适的FPGA芯片进行设计。
不同的FPGA芯片具有不同的资源和性能特点，我们需要根据浮点运算器的功能需求和性能指标，选择具备足够资源和性能的FPGA芯片。
接下来，我们需要进行浮点运算器的架构设计。
浮点运算器的架构通常分为两个主要部分：浮点数运算单元和控制单元。
浮点数运算单元包括加法器、乘法器和除法器，它们实现具体的浮点数运算操作。
控制单元用于控制浮点数运算的流程和时序。
在浮点数运算单元的设计中，我们需要选择合适的浮点数格式。
常见的浮点数格式有IEEE754和自定义浮点数格式。
IEEE754浮点数格式是最常用的浮点数表示方法，它包括单精度浮点数（32位）、双精度浮点数（64位）和扩展精度浮点数（80位）。
自定义浮点数格式可以根据具体应用需求设计，例如定点数格式、定点数加浮点数格式等。
浮点运算器的设计可以采用各种硬件实现方法，如组合逻辑电路、查找表、乘法器阵列和流水线等。
我们需要根据浮点数运算的复杂度和性能要求选择合适的实现方法。
对于较复杂的浮点数运算，可以采用流水线架构来实现并发计算，提高性能和吞吐量。
在控制单元的设计中，我们需要确定浮点数运算的流程和时序。
控制单元可以采用状态机的方式实现，它根据具体的浮点数运算操作，生成相应的控制信号，控制浮点数运算单元的工作状态和时序。
最后，我们需要进行浮点运算器的验证和测试。
验证和测试是设计中非常重要的环节，它可以帮助我们发现并修复设计中的错误和缺陷。
基于Xilinx FPGA IP核的FFT算法的设计与实现
段，提供两阶段的过程。④ 基２ Ｌｉｔｅ Ｂｕｒｓｔ Ｉ／Ｏ结构：这是一种基于基 ２结构的变体，采用了时分复用的方法使用了最少的逻辑资源，但是 转换时间最长。
对于Ｂｕｒｓｔ Ｉ／Ｏ结构，使用ＤＩＴ抽取法；流水线，Ｓｔｒｅａｍｉｎｇ Ｉ／Ｏ结构 则使用ＤＩＦ抽取法。
在实际硬件操作中，模块的执行速度是很重要的参数，因此本文 进行的是基于流水线，Ｓｔｒｅａｍｉｎｇ Ｉ／Ｏ结构的仿真验证，进行连续的数 据处理。流水线，Ｓｔｒｅａｍｉｎｇ Ｉ／Ｏ结构对一系列基２蝶形处理引擎采用 流水线技术设计，且每个蝶形处理引擎都有自己独立的存储体对输入 数据和中间数据进行存储（如图１）。这种结构下，ＦＦＴ ＩＰ核具有同 时处理当前帧Ｎ点数据，载入下一帧Ｎ点数据，输出前一帧Ｎ点数据 的能力。
压缩比例Ｓｃａｌｅ＿ＳＣＨ的位宽，对于流水线，Ｓｔｒｅａｍｉｎｇ Ｉ／Ｏ结构和 基４，Ｂｕｒｓｔ Ｉ／Ｏ结构，为２＊ｃｅｉｌ（０．５＊ｌｏｇ２（Ｎ））；对于基２，Ｂｕｒｓｔ Ｉ／Ｏ结构 和基２ Ｌｉｔｅ Ｂｕｒｓｔ Ｉ／Ｏ结构，为２＊ ｌｏｇ２（Ｎ），其中Ｎ为转换数据长度。
３ ＦＦＴ ＩＰ核的仿真验证 通过例化调用Ｘｉｌｉｎｘ ＩＰ核来实现一个５１２点、数据位宽和相位因
本文所采用的是定点压缩结构。该结构相对于全精度无压缩结 构，能够大大减少ＦＰＧＡ内部资源Ｘｔｒｅｍｅ ＤＳＰ Ｓｌｉｃｅｓ和块ＲＡＭ的使 用，而相对于块浮点型，可灵活调节压缩比。定点压缩结构的压缩比 例表（Ｓｃａｌｅ＿ＳＣＨ）完全由用户自定义得到。压缩比例是按照１、２、４或 者８对每一阶进行压缩，即对应于分别向右移位０、１、２或者３。如果 压缩不充分，则蝶形输出结果会超出其动态范围，引起数据溢出。对 于Ｂｕｒｓｔ Ｉ／Ｏ结构，Ｓｃａｌｅ＿ＳＣＨ的表示方法：对于每一阶的压缩比都由 指定的一个２ｂｉｔｓ的数表示，零阶的２ｂｉｔｓ数为最低位，具体形式为［… Ｎ４，Ｎ３，Ｎ２，Ｎ１，Ｎ０］，每一个２ｂｉ ｔ ｓ 数 分 别 对 应 着 相 应 阶 数 的 压 缩 比 。 例：对于基４结构，数据转换长度Ｎ＝１０２４，Ｓｃａｌｅ＿ＳＣＨ＝［０１ １０ ００ １１ １０］则表示对阶０右移位２，对阶１右移位３，对阶２右移位０，对阶３右移 位２，对阶４右移位１。经验总结（可以防止产生数据溢出）：对于 １０２４点的基４，Ｂｕｒｓｔ Ｉ／Ｏ结构，Ｓｃａｌｅ＿ＳＣＨ＝［１０ １０ １０ １０ １１］；而对于 １０２４点的基２结构，Ｓｃａｌｅ＿ＳＣＨ＝［０１ ０１ ０１ ０１ ０１ ０１ ０１ ０１ ０１ １０］。
基于Xilinx FPGA的IP Core实现FFT算法的设计
参考文献:
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图 2 FFT 算法的 FPGA 结构框图
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N 1 n 0
得到了广泛应用的，重要的信号处理手段。其之所以重要， 不仅仅得益于 DFT 有严格的定义和明确的物理含义， 同时， 还在于其具备了快速计算方法，称为 FFT （ Fast Fourier Transform） ，FFT 极大地降低了 DFT 的运算量，在实际应用 中 占 有 重 要 地 位 。 而 现 场 可 编 程 门 阵 列 （ Field － Programmable Gate Array , FPGA）是一种可编程门逻辑器 件， 较之 CPLD 具有设计方便、 便于修改、 便于扩展的特点， 具有灵活性和通用性， 随着微电子行业的发展和进步， FPGA 在速度和性能方面有了极大提升，尤其是 Xilinx 公司的 FPGA 很适合做高速度、高精度的数字信号处理，本文介绍 了一种利用 Xilinx FPGA IP Core 实现数字信号处理中 FFT 算法的设计。
4
图 1 用“蝶形结”表示上面运算的分解 1 、关于 FFT 运算的混序与顺序处理（位倒序处理） 由于输入序列按时间序位的奇偶抽取，故输入序列是混序 的，为此需要先进行混序处理。 混序规律： x(n)按 n 位置进行码位（二进制）倒置规律 输入，而非自然排序，即得到混序排列。所以称为位倒序处 理。
FFT 算法在 Virtex II 系列 FPGA 的实现
线性调频信号基于FPGA IP核的脉冲压缩设计
线性调频信号基于FPGA IP 核的脉冲压缩设计摘要：为实现线性调频信号的数字脉冲压缩，设计一个FPGA 硬件平台，并着重提出一种基于FPGA IP 核的脉冲压缩设计方法。
针对脉冲压缩进行了理论分析和Matlab 仿真，设计完成后对系统软、硬件进行了全面测试，并根据实测数据对脉冲压缩结果进行了分析。
结果表明，该系统可实现1 024 点的脉冲压缩功能，主副瓣比、主瓣宽度等指标与理论仿真结果一致。
该方法的参数设置灵活，可以简化软件设计，缩短研发周期。
关键词：FPGA；IP 核；脉冲压缩；Matlab0 引言根据雷达分辨理论，为了使雷达作用距离远，同时又具有高的测距精度和好的距离、速度分辨力，雷达发射信号必须是大带宽长脉冲形式。
脉冲压缩过程就是对大时宽带宽积信号在接收时进行匹配滤波，重新调整信号中各频率分量的相对相位以得到窄脉冲信号，从而提高雷达的距离分辨力和测距精度。
由于线性调频信号产生较为方便，而且它对多普勒频率不敏感，因此实际工程中常采用线性调频信号作为脉压信号。
近年来，随着现场可编程门阵列(FPGA)在雷达信号处理中的广泛应用以及FPGA 芯片技术的发展，为大家提供了一种较好解决数字脉压的途径。
其中，利用IP 核设计FPGA 数字系统成为一种趋势，这些知识产权核可以大大简化FPGA 的设计，加快设计速度，缩短研发周期，而且经过不断的优化，IP 核具有了更好的精度和更快的运算速度，实际的工程应用效果很好。
本文以此为出发点，对线性调频信号的脉冲压缩进行了研究，仿真，并提出了一种采用IP 核设计脉冲压缩的方法。
1 线性调频信号的脉冲压缩1．1 脉冲压缩的实现原理脉冲压缩可以采用共轭滤波器对的匹配滤波法和相关处理法。
匹配滤波法对应于频域相乘，相关处理法对应于时域卷积。
依据傅里叶变换理论：时域卷积等效于频域乘积。
因此这两种方法是等效的，只是一种方法在频域实现，而另一种方法在时域实现。
考虑到运。
利用FPGA IP核来提升雷达脉冲压缩的性能
些 年 来 ， 通 过 优 化 的 ＩＰ（ 识 产 知
脉 冲 的 过 程 ， 较 好 地 解 决 了 雷
ＦＦＴ 时 域 信 号 转 换 为 频 域 把 信 号 ， 而 反 Ｆ Ｔ 进 行反 向转 换 ， Ｆ 则 这 两 个 算 法 是 经 典 的 ｃ 脉 ｒｐ ｈｉ 冲 压 缩 系 统 的 关 键 模 块 。 图 １ 给 出 了一 个 完 整 的 脉 冲 压 缩 框 图， 在 输 入 端 ， 对 接 受 信 号 进 行 Ｆ ＦＴ 变 换 。 在 中 部 ， 发 射 信 号 调 制 模 式 的 频 域 映 像 被 存 储 作 为 参 考 脉 冲 频 谱 。 其 复 共 轭 与 经 过 Ｆ 变 ＦＴ 换 得 到 的 频 域 信 号 相 乘 来 完 成 相
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测 试 技 术 卷
Ｔｅｓｔ Ｔｅｃｈｎｏ Ｉ ｏｇＹ
时 性 和 精 度 的 提 高 。 而 通 过 专 用 的 Ｆ Ｇ Ｉ 核 来 设 计 不 但 可 以 有 效 的 克 服 和 回 避 这 些 困 难 ， 而 ＰＡ Ｐ
基于FPGA的多模式频域脉冲压缩系统实现
龚 志浩 ，陈章 友
（ 武 汉 大 学 电 子 信 息 学 院 无 线 电物 理 学 系 ， 湖北武汉 ４ ３ ０ ０ ７ ２ ）
摘
要： 针 对合 成孔 径 雷 达 系统 ， 提 出 一 种 多模 式 数 字接 收 机 频 域 脉 冲 压 缩 模 块 设 计 方 案 。 不 同模
Байду номын сангаас
式 的 脉 冲 压 缩 设 置 了不 同的 工 作 周 期 以及 脉 冲扫 频 时 宽 和 带 宽 ， 从 而 实 现 了不 同 距 离分 辨 率 和 探 测 距 离 ， 满 足 了不 同用 户 的 需 求 。首 先 在 Ｍ Ａ ＴＬ Ａ Ｂ平 台 上 完 成 了 对 Ｆ Ｐ Ｇ Ａ 实现流 程的仿 真 ， 并 对 不 同模 式 参 数 进 行 了验 证 。然 后 在 Ｑｕ ａ ｒ ｔ ｕ ｓ 软 件 平 台下 联 合 Ｍｏ ｄ ｅ ｌ ｓ ｉ ｍ 完 成 了功 能仿 真 。测 试 方 面 ， 分 别 利 用 了放 在 对 Ｆ Ｐ Ｇ Ａ 的 只读 存 储 器 中 的 ＭＡ ＴＬ ＡＢ模 拟 回波 数 据 和 信 号 发 生器 产 生 的 模 拟 回 波 进 行 板 级 测 试 。 仿 真 与 测试结果表 明， 设 计 实现 了 ４种模 式 的 中频 信 号 的 频 域 脉 冲 压 缩 ， 并 证 明 了该 方 案 的 可 行 性 。
基于FPGA的数字脉冲压缩算法的设计与实现
ｄｅｓｉｇｎ ｒｅｑｕｉｒｅｍ ｅｎｔｓ，ｐｒｏｖｅｓ ｉｔｓ ｖａｌｉｄｉｔｙ ｔｈｒｏｕｇｈ ＳｉｇｎａｌＴａｐ ｓｉｍ ｕｌａｔｉｏｎ． Ｋｅｙ ｗｏｒｄｓ：ｆｉｅｌｄ—ｐｒｏｇｒａｍｍ ａｂｌｅ ｇａｔｅ ａｒｒａｙ；ｐｕｌｓｅ ｃｏｍｐｒｅｓｓｉｏｎ；ｓｅｇｍｅｎｔｅｄ ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ
达 的距 离分 辨力 之 间存 在 着不可 调 和 的矛 盾 。为 了 解决 这 一矛 盾 ，研 究人 员 陆续开 始研 究利 用“复 杂波 形 ”来 代替传 统 的 矩 形 脉 冲信 号 。最 早 获 得 实 际应 用 的就 是线 性调 频 信 号 ，线 性 调频 信 号 是 通 过线 性 频率 调制 （ＬＦＭ）来 获得 大 时宽 带 宽 积 的 ，采 用 这种 信 号 的雷达 可 以 同时获得 远作 用距 离和 高距 离分辨 力 。它 具有 以下 优 点 ：所 用 匹 配 滤波 器 对 回波 信号 的多普 勒频 移不 敏 感 ，因而 可 以用一 个 匹配 滤 波器 来 处理 具 有不 同多普 勒频 移 的信号 。其 主要 缺点是 存在 距离 与多 普勒 频移 的耦 合及 匹配 滤波器 输 出旁 瓣较 高 ，为压低 旁瓣 常采 用加 窗处 理 。近年 来 ，由于 高速 模 ／数 （Ａ／Ｄ）转 换器 、高速 高密 度现 场可 编程 门 阵列 （ＦＰＧＡ）等 数 字 技 术 迅 速 发 展 ［２］，以 数 字 技 术 实现 的 脉冲 压缩被 广泛 采 用 。
０ 引 言
当要 求 雷达 探 测 目标 的作 用 距 离增 大 时 ，需 要 加 大信 号能 量 Ｅ ，同时增 加信 号能 量 可 以 提高 接 收 信 号 的信 噪 比 ，因此 增 大 信 号 能 量 就 变 得 很 重 要 。 增 大发 射 机 的 脉 冲 功 率 是 增 加 信 号 能 量 的一 个 途 径 ，但 它受 到发 射管 峰 值 功 率 及 传输 线 功 率 容 量 等 因素 的 限制 ，只 能在 一 定 范 围 内起 到作 用 ［１］。在 发 射 机平 均 功率允 许 的条 件 下 ，也 可 以用 增 大脉 冲宽 度 ｒ的办 法来 增 加 信 号 的 能 量 ，但 增 大 ｒ又会 降低 距 离分 辨 力 。非常 短 的脉 冲信号 可 以极大 地提 高雷 达 的距离 分辨 力 ，然 而使 用 短 脉 冲信 号 降 低 了平 均 发射 功率 ，由于平 均 发 射 功率 与接 收 机 信 噪 比直接 相 关 ，平 均发 射功 率越 高 ，接收机 的信 噪 比越 高 。故 此 ，增加 脉 冲宽度 （即提 高 平 均 发 射 功率 ）和 提 高 雷
基于Xilinx FPGA IP核的FFT算法的设计与实现
基于Xilinx FPGA IP核的FFT算法的设计与实现
刘彬杰;吴廷婷
【期刊名称】《内江科技》
【年(卷),期】2011(032)004
【摘要】本文介绍了一种基于Xilinx IP核的FFT算法的设计与实现方法.在分析FFT算法模块图的基础上,以Xilinx Spartan-3ADSP系列FPGA为平台,通过调用FFT IP核,验证FFT算法在中低端FPGA中的可行性和可靠性.
【总页数】2页(P154-155)
【作者】刘彬杰;吴廷婷
【作者单位】成都电子科技大学自动化工程学院;四川工程职业技术学院
【正文语种】中文
【相关文献】
1.基于Xilinx FPGA IP核的浮点频域脉冲压缩算法的设计与实现 [J], 邢冠培;孟凡利
2.基于Xilinx FPGA IP核的浮点频域脉冲压缩算法的设计与实现 [J], 邢冠培;孟凡利
3.基于IP核的FPGA FFT算法模块的设计与实现 [J], 窦秀梅;赵振纲
4.基于FPGA的模板滤波IP核的设计与实现 [J], 李东;敖晟;田劲东;田勇
5.基于FPGA IP核的FIR滤波器设计与实现 [J], 李奇;尹倩;姚硕;孙杨
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基于FPGA的数字脉冲压缩系统实现
基于FPGA的数字脉冲压缩系统实现庞龙;陈禾【摘要】针对采用线性调频信号的宽带雷达系统,完成单通道高速数据采集和数字脉冲压缩系统的工程实现.系统使用ADS5500完成14位、60 MSPS的数据采集,使用FPGA实现1024点的数字脉冲压缩.脉冲压缩模块采用快速傅里叶变换IP核进行设计,可以在脉冲压缩的不同阶段对其进行复用,分别完成FFT和IFFT运算,从而使硬件规模大大减少.系统采用块浮点数据格式以提高动态范围,同时减小截断(或舍入)误差对输出信噪比的影响.【期刊名称】《现代电子技术》【年(卷),期】2010(033)014【总页数】4页(P190-192,195)【关键词】数字脉冲压缩;快速傅里叶变换;块浮点;知识产权核;现场可编程门阵列【作者】庞龙;陈禾【作者单位】北京理工大学,信息与电子学院,雷达技术研究所,北京,100081;北京理工大学,信息与电子学院,雷达技术研究所,北京,100081【正文语种】中文【中图分类】TN911;TP2740 引言脉冲压缩体制在现代雷达中被广泛采用，通过发射宽脉冲来提高发射的平均功率，保证足够的作用距离；接收时则采用相应的脉冲压缩算法获得脉宽较窄的脉冲，以提高距离分辨力，从而能够很好地解决作用距离和距离分辨力之间的矛盾问题[1-3]。
线性调频(LFM)信号通过在宽脉冲内附加载波线性调制以扩展信号带宽，从而获得较大的压缩比。
所需匹配滤波器对回波信号的多普勒频移不敏感，因此LMF信号在目前许多雷达系统中仍在广泛使用[4-5]。
本文基于快速傅里叶IP核可复用和重配置的特点，实现一种频域的FPGA数字脉压处理器，能够完成正交输入的可变点LFM信号脉冲压缩，具有设计灵活，调试方便，可扩展性强的特点。
1 系统功能硬件实现方法该系统为某宽带雷达系统的数据采集和数字脉冲压缩部分。
系统要求在1个脉冲重复周期(PRT)内完成距离通道的数据采集及1 024点的数字脉冲压缩，并在当前PRT将脉压结果传送至DSP，其硬件结构如图1所示。
基于FPGA的多模式频域脉冲压缩系统实现
基于FPGA的多模式频域脉冲压缩系统实现龚志浩;陈章友【摘要】针对合成孔径雷达系统,提出一种多模式数字接收机频域脉冲压缩模块设计方案.不同模式的脉冲压缩设置了不同的工作周期以及脉冲扫频时宽和带宽,从而实现了不同距离分辨率和探测距离,满足了不同用户的需求.首先在MATLAB平台上完成了对FPGA实现流程的仿真,并对不同模式参数进行了验证.然后在Quartus 软件平台下联合Modelsim完成了功能仿真.测试方面,分别利用了放在对FPGA的只读存储器中的MATLAB模拟回波数据和信号发生器产生的模拟回波进行板级测试.仿真与测试结果表明,设计实现了4种模式的中频信号的频域脉冲压缩,并证明了该方案的可行性.%A frequency-domain pulse compression module is designed for synthetic aperture radar sys-tem.It works in 4 different modes with different timing cycles,pulse sweep time widths and bandwidths, achieving different resolutions and detection ranges.This paper firstly presents the simulation result in MATLAB platform for the FPGA realization,where the key radar specifications are verified with different parameters.Then,combined with the Modelsim,the functional simulation is completed on the Quartus software platform.As for board-level testing,both the echo data in the FPGA programmable read-only storage from the MATLAB simulation and the echo signal from signal generator are utilized.Both simula-tion and testing results show that the frequency-domain pulse compression of digital IF signal in 4 modes can be implemented perfectly,which proves the feasibility of the proposed scheme.【期刊名称】《雷达科学与技术》【年(卷),期】2017(015)004【总页数】7页(P433-438,448)【关键词】多模式;合成孔径雷达;频域脉冲压缩;数字中频信号【作者】龚志浩;陈章友【作者单位】武汉大学电子信息学院无线电物理学系,湖北武汉 430072;武汉大学电子信息学院无线电物理学系,湖北武汉 430072【正文语种】中文【中图分类】TN957.50 引言合成孔径雷达(SAR)具有高分辨率、全天候、全天时成像特点，在目标识别、军事侦察、地形测绘等众多领域广泛应用[1-2]。
基于FPGA的脉冲压缩仿真与实现
基于FPGA的脉冲压缩仿真与实现1 引言随着现代武器与航天技术的发展，要求雷达应具有高精度、远距离、高分辨力等性能。
简单矩形脉冲雷达存在雷达探测能力与距离分辨力之间的矛盾。
为解决这一矛盾，大多数现代雷达采用脉冲压缩技术，调制信号频率或相位，从而产生大时宽带宽信号，接收端通过具有匹配滤波器的接收机接收，产生窄时间脉冲，提高距离分辨率。
以数字方式实现的脉冲压缩具有可靠性高、灵活性好、可编程、便于应用。
因此，这里介绍一种分布式算法实现时域脉冲压缩，它是一种基于查找表的计算方法，通过将各输入数据每一对应位产生的部分积预先相加形成相应部分积，然后再对各部分积累加形成最终结果，从而实现乘加功能。
与传统算法(所有乘积产生后，再相加完成乘加运算)相比，分布式算法可极大减少硬件电路规模，易于实现流水线处理，提高电路执行速度。
2 脉冲压缩2．1 脉冲压缩处理过程脉冲压缩处理有时域和频域两种方式。
其中．时域处理是由数字有限冲击响应(FIR)实现的过程，即信号与系数的卷积；而频域处理则是先用FFT 计算出数字回波信号的频谱S(ω)，再将其与匹配滤波器的频响H(ω)相乘，最后进行快速傅里叶反变换(IFFT)，得到脉压结果。
一般而言，对于大时宽带宽信号，采用频域处理较好；对于小时宽带宽信号，采用时域处理较好。
脉冲压缩信号实现方法有：线性调频信号、非线性调频信号和相位编码信号。
线性调频信号是通过非线性相位调制或线性频率调制(LFM)来获得大时宽带宽积。
与其他脉冲压缩信号相比，它具有匹配滤波器对回波信号的多普勒频移不敏感的优点。
这里采用的LFM 信号是由一个匹配滤波器来处理，并具有不同多普勒频移的信号。
IFM 数字脉冲压缩仿真流程包括线性调频(LFM)信号产生、回波信号的模拟、正交相干检波、I／O 两路信号低通滤波及抽取、视频信号(零中频)匹配滤波，如图1 所示。
作为关键部分的匹配滤波器，它是一种线性相位的FIR 滤波器，其滤波器系数为发射信号的复共轭，h(n) =x*(N-n)，而为了降低旁瓣，一般给系数加上相应权值。
基于FPGA的脉冲压缩处理器设计与实现
基于FPGA的脉冲压缩处理器设计与实现
苏斌;刘畅
【期刊名称】《电子测量技术》
【年(卷),期】2014(0)7
【摘要】在合成孔径雷达系统中,高速及高精度脉冲压缩是一项关键技术。
采用FPGA技术实现脉冲压缩,克服了DSP芯片处理速度有限,成本高的问题。
该文设计了一种基于IEEE浮点表示格式的改进的并行FFT算法结构,并利用该FFT处理模块实现线性调频信号频域脉冲压缩处理器的设计。
利用Xilinx ISE 13.1软件完成脉冲压缩处理模块设计以及波形仿真。
仿真结果表明,利用该FFT运算结构实现的基于FPGA的脉冲压缩处理器可以在合理利用硬件资源的同时提高运算速度及运算精度。
【总页数】6页(P57-61)
【关键词】FPGA;脉冲压缩;FFT;线性调频信号;频域
【作者】苏斌;刘畅
【作者单位】中国科学院电子学研究所;中国科学院大学
【正文语种】中文
【中图分类】TN911
【相关文献】
1.基于FPGA的雷达脉冲压缩处理器设计 [J], 王小哲;张金成;秦轶炜
2.基于FPGA的时域数字脉冲压缩处理器的设计 [J], 王小哲;秦轶炜;潘雨
3.一种基于FPGA的频域脉冲压缩处理器的实现 [J], 顾峰;戴健
4.基于FPGA的可变点数数字脉冲压缩处理器实现 [J], 熊吉; 赵刚
5.基于FPGA的可变点数数字脉冲压缩处理器的实现 [J], 熊吉; 赵刚
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基于FPGA的高性能32位浮点FFT IP核的开发的开题报告
基于FPGA的高性能32位浮点FFT IP核的开发的开题报告标题：基于FPGA的高性能32位浮点FFT IP核的开发一、选题背景现代通信、信号处理、图像处理等领域中，FFT（快速傅里叶变换）作为一种重要的信号分析工具被广泛使用。
在数字信号处理领域，FFT算法已经成为了最重要的数值计算算法之一。
然而，FFT算法在数值计算中需要大量的乘法和加法运算，计算量较大，因此，在数字化信号处理中，FFT算法需要较高的计算性能。
FPGA（专用集成电路）作为一种可重构的硬件平台，拥有高性能计算、高时钟速度、低时延、低功耗等优势。
因此，利用FPGA实现FFT算法，能够获得高性能的计算速度，适合于用于实时信号分析、图像处理等应用场景。
在本项目中，旨在开发一种基于FPGA的高性能32位浮点FFT IP核，以便于在数字信号处理、通信、图像处理等领域中广泛应用。
二、研究内容1. 了解FFT算法原理和应用场景；2. 研究FPGA在FFT算法加速方面的优势；3. 实现32位浮点FFT算法；4. 设计基于FPGA的FFT硬件架构；5. 编写FPGA芯片上的硬件逻辑代码；6. 通过仿真和实验验证FPGA的性能。
三、研究意义与价值1. 优化FFT算法在数字信号处理、通信、图像处理等领域的应用；2. 提高FFT算法的计算效率和速度；3. 推动FPGA在数字信号处理领域的应用；4. 为通信、图像处理等领域提供高性能的硬件支持。
四、预期成果1. 实现基于FPGA的高性能32位浮点FFT IP核；2. 进行性能测试，比较与其他实现方法的性能优劣；3. 编写完整的项目报告，包括设计、实现、测试和结果分析等。
五、研究方法与技术路线1. 学习FFT算法基本原理和基于FPGA的FFT实现方法；2. 设计基于FPGA的FFT硬件架构，确定数据流和存储方式；3. 编写计算FFT的硬件逻辑代码；4. 对设计的IP核进行仿真和实验，测试性能指标；5. 对实验结果进行分析，并优化算法和硬件实现。
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其中ｈ （ ｎ ） 为脉冲压缩匹配滤波器的输出信号，ｈ ａ ｍ ｍ ｉ ｎ ｇ （ ｎ ） 为汉明窗输 出信号。 根据脉冲压缩理论， ｈ （ ） 是 （ ） 的共轭转置 。 输入信 号 （ ） 是己知的， 因此Ｈ（ ｆ ） ＝ Ｆ Ｆ Ｔ［ ｈ （ ｎ ） ・ ｈ ａ ｒ ｎ ｎ ￣ｇ （ ｎ ） ］ 可以预 先通 过Ｍ ａ ｔ ｌ ａ ｂ 等工具求 出， 在工程上作为权系数 ， 写入 权系 数只读存储器 （ Ｒ Ｏ Ｍ ） 中， 频域脉压原理 （ 见图１ ） 。
第１ １ 期 ２ ０ １ ５ 年６ 月
无 线 互 联 科 技
Ｗｉ ｒｅ１ ｅｓ ｓ Ｉ ｎｔ ｅｒｎｅｔ Ｔｅｃｈｎｏｌ ｏｇＹ
Ｎｏ ． ｉ １
Ｊ ｕ ｎｅ ，２ ０ １ ５
基于Ｘ ｉ ｌ ｉ ｎ ｘ Ｆ Ｐ ＧＡ Ｉ Ｐ 核的 频域脉冲压缩算法的设计与实现
鞣 采 Ｈ 三 犏
图１频 域 脉 压 原 理
３ 硬 件 实现 通过上述分析， 频域脉冲压缩具体 的工程实现大体分３ 个 步骤 ： 第１ 步是对输 入脉冲信号进行傅里叶变换 得到输入 信号的频域信号； 第２ 步是输入信号的频域值与预先存 储的
权 系数 进行复数相乘 ； 第３ 步是将复数乘积做傅里叶逆 变换 得到时域上的输出信号。 通常脉 冲压缩 前的输 入信号多为Ａ Ｄ 采样后经过数 字下 变 频的定点值 ， 如果 以定点值经 过上述 步骤 处理会带来 一 个问题 ， 定点的位 数会不断增加 ， 以ｌ ０ 位定 点值 ， 单个 脉冲 为１ ０ ２ ４ 点的输入信号为例， 经过第一级Ｆ Ｆ Ｔ 的输出值为２ ｌ 位， 假设权系数为１ ０ 位定点值 ， 则经过第二级复பைடு நூலகம்相乘 的输 出值 为３ ２ 位， 再经过第三级Ｆ Ｆ Ｔ 逆变换， 最终输出值将达到４ ３ 位。 这样 处理一方面消耗很多硬件资源， 另一方面传输 的带宽也 可能不满足要求。 因此， 作定点脉压必须在每一级处理后进 行截位处理 ， 但 是截位有可能会造成信号的损失， 而且不同 的信号可能截取得位置不 同， 这需要对具体的信号进行仿真 验 证， 适应性比较差。 而采用浮点脉冲压缩就不存 在这个 问 题， 所有的值都是３ ２ 位， 无论怎样 处理都 不会增加位 数， 也 无需考虑是何种信号。 采用浮点脉冲压缩则需先将定点值转换为浮点值 ， 再进
１ 引言
ｓ 。 （ ｎ ） ＝Ｆ Ｆ Ｔ ｛ Ｆ Ｆ Ｔ ［ ｓ ｆ （ 】・ Ｆ Ｆ Ｔ ［ ｈ （ ｎ ） ・ ｈ ａ ｍｍｉ ｎ ｇ （ ｎ ） ］ ）
随着应对 各种飞行器 的性能提 高， 雷达也要求作用距 离、 分辨精度等指标得到相应的提高。 雷达的作用距离取决 于信号的时宽， 即要求信号要 有大的时宽， 而雷达 的分辨精 度取决于信号的带宽 ， 即要求信号要 有大 的带宽。 但是对于 单载频脉冲信号， 时宽和带宽的乘积近似等于１ ， 所以同时得 到大时宽和大带宽是矛盾 的。 为了解决这一矛盾， 必须采取 同时具有大时 宽和大带宽的复杂信号形式， 最常用的就是线 性调频信号 （ Ｌ Ｆ Ｍ ） ， 这种信号是在宽脉冲内附加载波线性调 频， 从而在大时宽的条件下扩展了带宽， 通 过脉冲压缩技术 使宽脉冲变成窄脉冲， 以获得高的距离分辨能力。 Ｆ Ｐ Ｇ Ａ 脉冲压 缩处理可采用定点和浮点两种数 据格式 。 采用定点数据格式， 输入 的动态范围较小， 脉压结果精度 不 高， 不能满 足某些高性能雷达系统的需要。 脉冲压缩包括时 域脉压和频域 脉压。 频域脉压处理系统基于高效快速傅立叶 变换 ， 在处理大时宽信号时其设备量 增加不大， 对于带宽比 较大的信号具有明显的优势。 本文基于Ｘ ｉ ｌ ｉ ｎ ｘ Ｆ Ｐ Ｇ Ａ Ｉ Ｐ 核， 实现 了在频域 内的 点 脉冲压缩的算法处理。 ２ 脉 冲压缩技术原理 脉冲压缩实际上就是对接收信号进行匹配滤 波处理。 由 于有多种发射脉冲形式 ， 根据发射波形的不 同， 脉冲压缩 时 选择不同的匹配滤波器系数。 数字脉压可用时域匹配滤波法 或频域相关法实现。 时域数字脉压处理 系统采用Ｆ Ｉ Ｒ 滤波， 通过对 ２ 个有 限 长度序列进 行线性卷积而实现脉压处理 ， 即将回波数据 与 匹配滤 波器进行复卷积。 滤波器复相关运算量 随着信号 时 宽 的增加而显著增加 ， 完成运算所 需的芯片量 级也随之增 加， 因此， 时域脉冲压缩处理较短 时宽信号时在实现性及设 备量上都具有 良好的特点， 但随着信号时宽增加， 其设备量 将 增加 。 频 域脉压 处理是基于高效快速傅立叶变换 ， 通过Ｈ（ ｆ ） 与线性卷积有限长度序列的Ｆ Ｆ Ｔ 相乘， 并将其乘积反变换至 时域而获得脉压输出， 即对回波数据进行Ｆ Ｆ Ｔ 后， 与匹配滤波 器 的系数 进行复数乘 法运算， 然后再经过 Ｉ Ｆ Ｆ Ｔ 得 到脉压输 出后 的数 据 。 本 文脉冲压缩采 用频域脉压方式 ， 为抑制距离旁瓣 ， 采 用加窗的方式。 假设输入信号为 （ ） ， 则输出信号为：
邢冠 培 。 孟 凡 利
（ 上 海 航 天 电子技 术 研 究 所， 上海 ２ ０ １ １ ０ ９ ）
摘 要： 脉 冲压 缩体制雷达 的发 射信号通常包括多种线性调频信号， 这就要 求对 回波信号的脉 冲压缩处理适应性要 强， 如果 采用定点脉压 ， 不同信噪 比的回波信号脉 冲压 缩结果的截位各不相 同， 需要 分别进行仿真 测试 ， 以确定截位 的位置， 而文章 提 出一种浮点频域脉压的算法及实现， 基于ｘ ｎｉ ｎ ｘ Ｆ Ｐ Ｇ Ａ Ｉ Ｐ 核， 无需考虑截位， 对各种信号适应性强， 方便 易用。 关键词： Ｉ Ｐ 核； 脉冲压缩； 浮点； 频域