《DSP系统设计及应用》第四章

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4.4 指令简介
4.4.1 内存寻址方式 C3x系列支持 组寻址方式。 系列支持4 ‘C3x系列支持4组寻址方式。每种寻址方式又支持两种或两种以上 的寻址类型。 的寻址类型。 (1)通用指令寻址方式 指令中包括2个操作数(1 ,1目的 通用指令寻址方式: (1源 目的) (1)通用指令寻址方式:指令中包括2个操作数(1源,1目的) 寄存器寻址：操作数是CPU的寄存器。 CPU的寄存器 寄存器寻址：操作数是CPU的寄存器。 立即数寻址：操作数是16位或24位的立即数。 16位或24位的立即数 立即数寻址：操作数是16位或24位的立即数。 直接寻址：操作数是24位地址指向的内容， 24位地址是由 24位地址指向的内容 位地址是由8 直接寻址：操作数是24位地址指向的内容，这24位地址是由8位的数 据页指针和16位的操作数连接而成。 16位的操作数连接而成 据页指针和16位的操作数连接而成。 间接寻址：通过一个辅助寄存器指示出操作数的地址。 间接寻址：通过一个辅助寄存器指示出操作数的地址。 (2)三操作数指令寻址方式 指令中包括3个操作数(2 ,1目的 三操作数指令寻址方式: (2源 目的) (2)三操作数指令寻址方式:指令中包括3个操作数(2源,1目的) 。 寄存器寻址:同通用指令寻址方式中的寄存器寻址。 寄存器寻址:同通用指令寻址方式中的寄存器寻址。 间接寻址:同通用指令寻址方式中的间接寻址。 间接寻址:同通用指令寻址方式中的间接寻址。 (3)并行指令寻址方式 两条指令并行绝对地址的寻址方式。 并行指令寻址方式: (3)并行指令寻址方式:两条指令并行绝对地址的寻址方式。 寄存器寻址：操作数是增强精度寄存器。 寄存器寻址：操作数是增强精度寄存器。 间接寻址：同通用指令寻址方式中的间接寻址。 间接寻址：同通用指令寻址方式中的间接寻址。 (4)分枝指令寻址方式 根据操作数特定位不同值执行不同操作。 分枝指令寻址方式： (4)分枝指令寻址方式：根据操作数特定位不同值执行不同操作。 寄存器寻址。同通用指令寻址方式中的寄存器寻址。 寄存器寻址。同通用指令寻址方式中的寄存器寻址。 程序记数器相对寻址：在程序计数器指针的基础上加上16位或32 16位或32位 程序记数器相对寻址：在程序计数器指针的基础上加上16位或32位 的偏移量。 的偏移量。
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4.2 内部组织结构
4.2.1 内部结构
(1)程序指令总线：包括指令地址总线PADDR和指令数据总线PDATA。 (1)程序指令总线：包括指令地址总线PADDR和指令数据总线PDATA。 程序指令总线 PADDR和指令数据总线PDATA (2)数据总线 包括数据地址总线DADDR1,DADDR2 数据总线： DADDR1,DADDR2和数据内容总线 (2)数据总线：包括数据地址总线DADDR1,DADDR2和数据内容总线 DDATA。 DDATA。 (3)DMA总线 包括24位的DMA地址总线DMAADDR 32位的DMA数据总线 总线： 24位的DMA地址总线DMAADDR和 位的DMA (3)DMA总线：包括24位的DMA地址总线DMAADDR和32位的DMA数据总线 DMADATA）。这些总线使得DMA ）。这些总线使得DMA对存储器的进行操作时可以数据总线和 （DMADATA）。这些总线使得DMA对存储器的进行操作时可以数据总线和 程序总线同时对存储器访问。 程序总线同时对存储器访问。 这些总线连接了所有的被’C3x系列支持的物理空间 系列支持的物理空间。 这些总线连接了所有的被’C3x系列支持的物理空间。图4-1显示了 内部总线以及他们所连接到的片内和片外内存块。 内部总线以及他们所连接到的片内和片外内存块。 程序记数器PC连接到24位程序地址总线PADDR 指令寄存器IR PC连接到24位程序地址总线PADDR。 IR连接 程序记数器PC连接到24位程序地址总线PADDR。指令寄存器IR连接 32位的程序数据总线PDATA。 位的程序数据总线PDATA 32位的程序数据总线PDATA。这些总线可在一个机器周期内取一个指令 字。 24位的数据地址总线DADDR1、DADDR2和32位的数据内容总线 位的数据地址总线DADDR1 位的数据内容总线DDATA 24位的数据地址总线DADDR1、DADDR2和32位的数据内容总线DDATA 支持一个周期内2次存储器的操作，即可以在一个机器周期内取到两个 支持一个周期内2次存储器的操作， 操作数。数据内容总线可以将数据通过CPU1 CPU2总线传输到CPU内部 CPU1和 总线传输到CPU内部。 操作数。数据内容总线可以将数据通过CPU1和CPU2总线传输到CPU内部。 CPU1、CPU2总线可以在每个机器周期将两个操作数传输到乘法器和算术 CPU1、CPU2总线可以在每个机器周期将两个操作数传输到乘法器和算术 逻辑运算单元ALU以及寄存器文件中。CPU的内部总线是寄存器总线 ALU以及寄存器文件中 的内部总线是寄存器总线REG1 逻辑运算单元ALU以及寄存器文件中。CPU的内部总线是寄存器总线REG1 REG2。 和REG2。这两个总线将在一个机器周期内从寄存器文件中把两个操作数 4 取出并传输到乘法器和ALU ALU中 取出并传输到乘法器和ALU中。
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1．串行通信
TMS320VC33有 个双向双缓冲的同步串口， TMS320VC33有1个双向双缓冲的同步串口，与串行通信直接有关的外部 引脚有6个信号：串行接收时钟CLKR 串行发送时钟CLKX CLKR、 CLKX、 引脚有6个信号：串行接收时钟CLKR、串行发送时钟CLKX、接收帧同步 (FSR)、发送帧同步(FSX) 串行数据接收(DR0)和串行数据发送(DT0) (FSX)、 (DR0)和串行数据发送(DT0)。 (FSR)、发送帧同步(FSX)、串行数据接收(DR0)和串行数据发送(DT0)。串 行口有8个内部存储器映射的控制寄存器，每个寄存器都是32 32位 行口有8个内部存储器映射的控制寄存器，每个寄存器都是32位，这些寄存 器的功能及其控制字的具体设置，可参看TI公司的TMS320C3X用户指南。 TI公司的TMS320C3X用户指南 器的功能及其控制字的具体设置，可参看TI公司的TMS320C3X用户指南。 TMS320VC33的串行通信的发送与接收方式有连续方式和暴发方式 的串行通信的发送与接收方式有连续方式和暴发方式， TMS320VC33的串行通信的发送与接收方式有连续方式和暴发方式，连 续方式是指在同步信号后，数据连续传送，相邻字之间无间隔， 续方式是指在同步信号后，数据连续传送，相邻字之间无间隔，暴发方式 是指每个字的传输由串行口无效周期隔开, 是指每个字的传输由串行口无效周期隔开,每个字的传送都由帧同步 (FSX/FSR)信号开始 后面是数据位。固定传输率暴发方式的时序图如下。 信号开始, (FSX/FSR)信号开始,后面是数据位。固定传输率暴发方式的时序图如下。
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4.2.2.引脚及其功能 4.2.2.引脚及其功能
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4.2.3 存储结构
寻找址空间是16兆字（每个字由32位表示）。 16兆字 32位表示 C3x 寻找址空间是16兆字（每个字由32位表示）。 程序、数据、输入输出空间都共同使用这16 16兆字的内存 程序、数据、输入输出空间都共同使用这16兆字的内存 空间。这样可达到内存空间的最大使用率， 空间。这样可达到内存空间的最大使用率，并且可以按 照个人意愿分配内存空间。 照个人意愿分配内存空间。 RAM,ROM,和 1. RAM,ROM,和Cache 存储结构如后图。内部RAM的第0和第1块都是32 RAM的第 32位 存储结构如后图。内部RAM的第0和第1块都是32位 字宽的1K空间。RAM块和ROM块都可以在一个周期内进行 1K空间 块和ROM 字宽的1K空间。RAM块和ROM块都可以在一个周期内进行 两次CPU的访问。 CPU的访问 两次CPU的访问。 C3x系列独立的程序 数据、DMA总线可以实现 系列独立的程序、 ‘C3x系列独立的程序、数据、DMA总线可以实现 程序代码访问、数据读写和DMA的并行操作。例如， DMA的并行操作 程序代码访问、数据读写和DMA的并行操作。例如，CPU 可以在访问RAM RAM块 可以在访问RAM块2个数据的同时执行一次外部内存中的 程序代码并且DAM控制器正在对另一RAM块进行加载， DAM控制器正在对另一RAM块进行加载 程序代码并且DAM控制器正在对另一RAM块进行加载，注 意到这些过程都是在一个周期内完成的。 意到这些过程都是在一个周期内完成的。 13
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需要注意，TMS320VC33在暴发方式接收数据时， 需要注意，TMS320VC33在暴发方式接收数据时，从帧同 在暴发方式接收数据时 步信号后开始接收就不再考虑FSR信号， FSR信号 步信号后开始接收就不再考虑FSR信号，但在一帧信号的最后 一位时，FSR必须为低电平 必须为低电平， 一位时，FSR必须为低电平，否则就将会被作为下一帧的帧同 步信号位，传输方式就变成了连续方式。和标准的RS 232串行 RS步信号位，传输方式就变成了连续方式。和标准的RS-232串行 通信格式不同的是，TMS320VC33的发送与接收 的发送与接收， 通信格式不同的是，TMS320VC33的发送与接收，数据位可以选 16、24和32位 一帧格式没有起始位、校验位和停止位， 择8、16、24和32位，一帧格式没有起始位、校验位和停止位， 且数据位是由低位向高位移动。 且数据位是由低位向高位移动。
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3.3.1 时钟
3.3 外围部件
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4.3.2 中断式硬件控制
EDGEMODE=1, /INT为边缘触发 为边缘触发; 为边缘触发 EDGEMODE=0, /INT为电平触发 为电平触发; 为电平触发
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4.3.3 程序引导装载
VC33 MC方式运行时 在上电时根据/INTx 33以 方式运行时, /INTx引脚 当 VC33 以 MC 方式运行时 , 在上电时根据 /INTx引脚 的状态自动把外部程序存储器中的程序装到内部的 SRAM中运行 中运行。 SRAM中运行。 例如： 上电时/INT 为低，则自动从400000 /INT1 400000H 例如 ： 上电时 /INT1 为低 ， 则自动从 400000H 开始 装载程序。 装载程序。
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可用于外部地址译码的控制信号 Name Active range PAGE0 0000000h – 03FFFFFh PAGE1 0400000h – 07FFFFFh PAGE2 0800000h – 0BFFFFFh PAGE3 0C00000h – 0FFFFFFh STRB 0000000h – 0FFFFFFh
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3. 内 部 设 备 地 址 空 间
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4. 内部总线 C3x系列的高性 ‘C3x系列的高性 能主要是因为内部总 线的并行性。 线的并行性。各自独 立的总线可以让指令 的访问， 的访问，数据的读写 DMA控制并行进行 控制并行进行。 和DMA控制并行进行。 5.外部总线 5.外部总线 32位数据总线 位数据总线； 32位数据总线； 24位地址总线 位地址总线； 24位地址总线； 一组控制信号： 一组控制信号： R/W#、RDY#、STRB#、 R/W#、RDY#、STRB#、 HOLD#、HOLDA#、 HOLD#、HOLDA#、 PAGE0PAGE0-3等。
DSP系统设计及应用 DSP系统设计及应用 系统设计
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浮点DSP芯片 芯片TMS320VC33 第四章 浮点 芯片 TMS320VC33的特点 4.1. TMS320VC33的特点 4.2 内部组织结构 4.3 外围部件 4.4 指令简介
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4.1. TMS320VC33的特点 的特点
TMS320VC33 是 TI推出的 TMS320 推出的TMS320C 浮点DSP 中最新的一款32 DSP中最新的一款 TMS320VC33是 TI 推出的 TMS320C3X 浮点 DSP 中最新的一款 32 320VC33 位高性能信号处理器。 位高性能信号处理器。 指令周期分13ns和 17ns 两种， 单周期完成32 位整数、 40位 13ns ns两种 32位整数 指令周期分 13ns 和 17ns 两种 ， 单周期完成 32 位整数 、 40 位 浮点乘法运算，DSP工作在75MHz主频时，运算能力达150MFLOPS； 工作在75MHz主频时 150MFLOPS 浮点乘法运算，DSP工作在75MHz主频时，运算能力达150MFLOPS； 片内34 34K 32bit SRAM，组织为2 16K 的块； 片内34K×32bit SRAM，组织为2个16K和2个2K的块； 片上集成一个同步串口， 两个32bit定时器 一个DMA通道； 32bit 定时器， DMA通道 片上集成一个同步串口 ， 两个 32bit 定时器 ， 一个 DMA 通道 ； 总存储空间为16 16M 32bit 程序、数据和I/O bit， I/O空间都包含在 总存储空间为16M×32bit，程序、数据和I/O空间都包含在 16M空间中， 这16M空间中，可以按照不同的要求采用不同的方法进行分配地 从而可以达到最大的存储器利用率； 址，从而可以达到最大的存储器利用率； 具有程序引导装载功能（ Bootloader） 具有程序引导装载功能 （ Bootloader ） ， 在系统复位后方 便的将程序从外部存储器中装载到快速的片内RAM中运行； RAM中运行 便的将程序从外部存储器中装载到快速的片内RAM中运行； 支持IEEE 1149. JTAG）标准； 支持IEEE Std 1149.1（JTAG）标准； 18-um工艺 工艺， 核心电压， I/O电压 电压； 0.18-um工艺，1.8V核心电压，3.3V I/O电压； 低功耗（ 200mW@150MFLOPS mW@150MFLOPS） 低功耗（<200mW@150MFLOPS）。